北京
如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題
文｜ 《財經》研究員 吳俊宇
編輯｜謝麗容
5月25日，在電氣電子工程師學會（IEEE）舉辦的國際電路系統研討會ISCAS 2026（IEEE 國際電路與系統研討會）上，華為ITMT（集成技術管理團隊）主任兼半導體業務部總裁何庭波發表了主旨演講。
ISCAS是全球芯片與電路領域歷史頂級學術會議之一。
何庭波提出了韜(τ)定律。按照華為方面的說法，這是以“時間 (τ) 縮微”替代“幾何縮微”，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。
何庭波在演講中透露，2026年下半年，華為將量產并發布首款基于“Logic Folding（邏輯折疊）”方法論設計的新一代麒麟芯片，并搭載于最新旗艦手機產品中。2030年之后，華為的昇騰系列AI芯片也將采取上述技術量產。
她認為，未來芯片性能的提升，將不再只依賴更先進的制程，可以通過降低系統中的時間成本——包括信號傳播、內存訪問、互連與同步延遲等，以此持續提升性能、能效與晶體管密度。
華為方面向《財經》提供的資料顯示，到2031年前后，華為芯片的等效晶體管密度達到傳統1.4納米（nm）工藝所對應的同等水平。
（華為半導體業務部總裁何庭波在ISCAS 2026演講）
何庭波提到的“幾何縮微”指的是摩爾定律（Moore's Law）。過去60年，半導體行業一直遵循著摩爾定律，它在1965年被提出。核心內容是集成電路上可容納的晶體管數量大約每隔18個-24個月會增加1倍。芯片的同等面積內可以容納更多晶體管，信號傳播距離也隨之縮短，從而帶來更高的計算性能、更低的功耗以及更快的響應速度。
需要說明的是，韜（τ也就是tau，時間常數）這個概念并不是華為首次提出的。在電子學和半導體領域，τ長期被用于描述電路中的時間延遲與 RC（電阻、電容）特性。過去幾十年，圍繞時序優化、數據流架構、異步計算、互連延遲等方向，半導體領域已經積累了大量研究。其核心目標都是降低信息在器件、電路、芯片與系統中的時間成本。
但在摩爾定律長期有效的背景下，這些技術路線更多被視為對傳統“幾何縮放”的補充，它并不是產業演進的主路徑。
不過，近十年摩爾定律的收益在逐漸放緩，且面臨“撞墻”的局面——尤其是在近三年半導體工藝制程進入5nm、3nm甚至2nm階段后，先進制程的成本、功耗與制造復雜度快速上升，性能提升的邊際收益卻在逐漸放緩。
對華為來說，這件事情來得更早。2019年被列入“實體清單”后，華為已經無法繼續獲得海外先進制程的代工能力。為此，華為開始嘗試尋找另一條路線——不再只是追求單位面積內晶體管數量的增加，而是通過降低系統中的“時間成本”繼續提升性能。
何庭波說，如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。韜定律是解決該難題的有效路徑。
圍繞韜(τ)定律，華為還提出了“邏輯折疊”等核心技術。它圍繞器件、電路、芯片到系統層面進行系統優化，追求降低時間常數（Time Constant），帶動性能、能效、晶體管密度的持續提升。
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