臺積電最新路線圖曝光：N2U/A13/A12齊發，無需High-NA EUV！

當地時間4月22日，臺積電在美國加州圣塔克拉拉市召開的“2026年北美技術研討會”上正式披露了至2029年的制造技術路線圖，宣布了A12和A13兩大全新工藝節點、N2平臺的的延伸N2U，以及A16量產時間延后。值得注意的是，臺積電明確表示，至少到2029年，所有規劃中的節點均無需使用High-NA EUV光刻設備。

一、臺積電工藝路線圖概覽：客戶端與HPC應用走向分化

臺積電在2026年北美技術研討會上公布了至2029年的詳細工藝路線圖。臺積電業務發展及全球銷售高級副總裁兼副首席運營官張曉強（Kevin Zhang）博士在會上宣布，臺積電正在采取一種刻意分化的戰略——根據終端市場需求細分前沿工藝節點，而非采用一刀切的方式。

具體而言，臺積電將實施新的工藝技術發布策略：每年為客戶端應用推出一款新節點，每兩年推出一款面向高負載AI和高性能計算（HPC）應用的新節點。

面向客戶端（智能手機、消費電子）的節點：N2、N2P、N2U、A14、A13。這類節點強調成本、能效和IP復用，強大的設計兼容性至關重要，客戶可接受漸進式改進。

面向AI/HPC數據中心的節點：A16、A12。這類節點必須提供顯著的性能提升以證明技術過渡的合理性，成本相對次要。這些節點集成了Super Power Rail（SPR）背面供電技術，以解決AI數據中心的電源完整性和電流傳輸限制問題，更新周期為兩年。

二、客戶端新節點：A13光學微縮版與N2U增強版

1、A13：A14的光學微縮版

張曉強表示：“去年我們發布了基于最先進的第二代納米片技術的A14制程，計劃于2028年投產。今年，我們將發布A14的衍生版，包括A13和A12，均計劃于2029年投產。”

其中，A13是A14的光學微縮版，通過設計-技術協同優化（DTCO）實現。A13將線性尺寸縮小約3%，在保持與A14完全兼容的設計規則和電氣特性的前提下，面積縮小約6%，晶體管密度相應提升。

張曉強解釋稱：“A13是在A14基礎上進行改進，主要通過光學尺寸縮小實現，在保持完全符合設計規范和電氣兼容性的前提下，使客戶只需進行少量重新設計即可受益。”

2、N2U：N2平臺的第三年延伸

除了A13，臺積電還宣布了全新的N2U制程，這是N2平臺的第三代延伸版本。N2U同樣利用DTCO技術，在N2P的基礎上提供進一步優化：在相同功耗下性能提升約3%-4%，或在相同速度下功耗降低8%-10%，邏輯密度提升2%-3%。

N2U將保持與N2P IP的兼容性，使客戶無需遷移到全新制程即可構建新產品。例如，使用N2P工藝實現的高端產品IP，可在2028年用N2U制程制造中端產品。張曉強表示：“我們的策略是在推出后不斷改進每個節點，使客戶能夠在最大化設計投資回報的同時，持續獲得PPA（性能、功耗、面積）收益。”

三、AI/HPC專用節點：A16推遲至2027年，A12接力2029年

1、A16：首次引入背面供電，量產推遲至2027年

臺積電的A16工藝是首款采用Super Power Rail（SPR）背面供電技術的節點，專為高性能數據中心應用定制。本質上，A16是N2P加上背面供電，將使用第一代納米片GAA晶體管，在功耗、性能和晶體管密度上顯著優于N2和N2P。值得注意的是，臺積電將A16的量產時間從原定的2026年推遲至2027年。

張曉強解釋稱：“A16將于2026年準備就緒，但實際量產取決于客戶需求，我們預計量產將于2027年開始。這就是我們將其時間表調整到這個時間點的原因。”

與A16并行的還有N2X——N2P的性能增強版本，采用傳統正面供電方式，將基于N2的設計時鐘頻率推至極限。A16的推出并不會取代N2X。

2、A12：第二代背面供電，2029年接棒

A16的接力棒將傳遞給A12——預計于2029年推出的下一代AI/HPC專用節點。A12將采用臺積電第二代納米片GAA晶體管和NanoFlex Pro技術，并繼續使用背面供電（SPR），同時在正面和背面進行微縮以實現整體密度提升。

張曉強表示：“A16是我們第一代擁有超強功率軌（背面供電）的技術。A12是下一代技術，它將繼續縮小正面和背面的尺寸，從而實現整體密度提升。”

四、暫無High-NA EUV計劃：將持續挖掘現有EUV潛力

臺積電路線圖最引人注目的特點之一是：A13和A12均無需使用High-NA EUV光刻設備，臺積電計劃至少到2029年繼續使用現有的低數值孔徑EUV設備。

這與英特爾的路線圖形成鮮明對比——英特爾計劃從14A節點（2027-2028年）開始引入High-NA EUV。

張曉強對此表示：“說實話，我對我們的研發團隊感到非常欽佩。他們不斷探索如何在不使用高數值孔徑設備的情況下推動技術規模化發展。或許將來有一天他們不得不使用高數值孔徑設備，但就目前而言，我們仍然能夠充分利用現有EUV技術的優勢，而無需轉向高數值孔徑設備——要知道，高數值孔徑設備的成本非常非常高。”

據路透社報道，High-NA EUV設備單臺價格高達4億美元，約為現有EUV設備的兩倍。臺積電副共同首席運營官張曉強對路透社表示：“這是我們研發團隊做得特別出色的地方——在利用現有EUV技術的同時，制定了積極的技術微縮路線圖。這絕對是一個優勢。”

五、先進封裝：從芯片微縮到系統集成

除了邏輯制程的微縮，臺積電在此次研討會上也強調了先進封裝在延續摩爾定律中的關鍵作用。

據路透社報道，TechInsights副主席Dan Hutcheson表示：“摩爾定律正在從封裝中的單片單芯片轉變為多芯片封裝。這使得性能和功耗的增益得以持續。”

臺積電表示，到2028年，將有能力拼接10個大芯片和20個內存堆棧。相比之下，當前的AI產品（如Nvidia即將推出的Vera Rubin）僅包含兩個大計算芯片和八個HBM堆棧。

不過，芯片拼接也帶來了新的挑戰。More Than Moore首席分析師Ian Cutress指出，大尺寸芯片封裝在運行時會產生熱量，不同材料的熱膨脹系數差異可能導致封裝彎曲甚至開裂——這些問題曾在Nvidia的Rubin AI處理器中出現，而臺積電并未明確說明如何解決這些挑戰。

六、其他工藝：N2A和N16HV

除了前沿節點，臺積電還宣布了面向車用市場的N2A工藝——這是首款采用GAA晶體管的車規級制程技術。N2A在相同功耗下速度較今年投產的N3A提升15-20%，預計于2028年完成AEC-Q100認證。

在成熟工藝方面，臺積電今年將率先將高壓技術引入FinFET晶體管技術，推出面向顯示驅動芯片（DDIC）的N16HV工藝。該工藝較N28HV柵極密度增加41%，功耗降低35%。

編輯：芯智訊-浪客劍