3D IC和Chiplet技術正成為競爭焦點

隨著線寬縮小接近物理極限，2.5D和3D堆疊以及芯片組已成為性能競爭的關鍵決定因素。

半導體行業技術競賽的焦點正從先進工藝節點轉向封裝。隨著線寬縮小接近物理極限，2.5D和3D堆疊以及芯片組已成為性能競爭的關鍵決定因素。這一趨勢正在重塑整個價值鏈，其影響范圍已超越代工階段，延伸至設計知識產權（IP）、庫和電子設計自動化（EDA）工具。隨著芯片組在功率半導體領域的加速發展，這種格局重塑的范圍正從邏輯半導體擴展到整個電源供應鏈。

業界表示，僅靠單一工藝難以同時滿足性能、功耗和帶寬需求。他們需要一種將邏輯、內存和先進封裝技術相結合的優化解決方案，才能同時滿足高性能、低功耗和高帶寬的要求。2.5D（芯片并排排列）和3D（芯片垂直堆疊）已成為滿足這些需求的成熟設計方法。出于同樣的原因，人工智能和高性能計算服務器已成為芯片擴展的首要應用領域。

隨著競爭焦點從規模化轉向系統效率，封裝技術本身也成為了戰場。能夠精確連接異構芯片的互連技術，例如3D混合銅鍵合，已成為決定競爭力的關鍵因素。

兩大存儲器制造商也紛紛效仿這一趨勢。SK海力士加強了與臺積電的合作，同時將其專有的先進MR-MUF封裝技術和量產良率作為其核心競爭力。三星電子也表示，正在研發3D混合銅鍵合技術，并與合作伙伴共同開發和量產高帶寬存儲器（HBM）產品線，該產品線采用3D堆疊技術，將邏輯芯片和存儲器核心芯片組合在一起。

芯片級芯片的革新正從邏輯和內存領域擴展到高性能半導體領域。英特爾晶圓代工技術研發團隊近期在2025年IEEE國際電子器件會議（IEDM）上首次展示了基于300毫米氮化鎵（GaN）硅基晶圓的GaN芯片級芯片技術。該技術重點展示了目前世界上最薄的GaN芯片級芯片，其底層硅襯底厚度僅為19微米，約為人類頭發絲厚度的五分之一。此外，該技術還強調已在300毫米晶圓上實現了量產級的均勻性。

關鍵在于，它在單個工藝流程中將硅數字控制電路集成到了氮化鎵芯片之上。此前，功率晶體管和數字控制邏輯被分離到不同的芯片中，導致信號交換過程中能量損耗，并增加了芯片面積。英特爾的代工團隊表示，他們通過在同一晶圓上并排實現氮化鎵N溝道高電子遷移率晶體管（N-MOSHEMT）和硅P溝道金屬氧化物半導體（Si PMOS）晶體管，解決了這個問題。

可堆疊和粘合的芯片正成為決定性因素，代工廠、封裝和IP生態系統作為一個整體在發展。這一趨勢與重塑價值鏈的討論直接相關。隨著工藝的日益先進，設計人力和成本激增，僅靠代工廠提供的IP無法填補市場空白。高速接口IP，例如PCI、USB和HDMI，實際上已被少數幾家專業供應商壟斷，新進入者難以立足。

最終，整個行業別無選擇，只能協同發展，從代工工藝選擇到構建IP、庫和EDA生態系統，都必須如此。三星電子在1月份的電話會議上表示，公司擁有一站式解決方案體系，可提供從半導體設計和代工工藝到存儲器和先進封裝的集成服務，并正在與有需求的客戶就產品和商業化進行同步洽談。三星表示，預計這種交鑰匙商業模式將在中長期內帶來切實成果。

后端流程的戰略重要性也日益凸顯。SK海力士表示，隨著其在美國印第安納州籌建一座先進封裝工廠，公司將加強前端和后端流程的全球一體化制造能力。該公司還認為，封裝、測試和質量控制是決定良率和成本的關鍵因素。過去通過外包完成的后端流程，如今已有效地提升為戰略資產。

在2納米制程節點之后，競爭力預計將取決于企業如何有機地整合邏輯半導體和功率半導體領域的代工、封裝、互連和IP生態系統。一位業內人士表示：“圍繞人工智能基礎設施需求的競爭將比特定制程節點的競爭范圍更廣。”

*聲明：本文系原作者創作。文章內容系其個人觀點，我方轉載僅為分享與討論，不代表我方贊成或認同，如有異議，請聯系后臺。