對話華為何庭波：“韜(τ)定律”的真實(shí)能量和外界誤解

用“繞過封鎖”的舊尺子，無法全面衡量評估一份“找到一個解法”的新答卷

文｜吳俊宇 謝麗容

編輯｜謝麗容

5月25日，華為半導(dǎo)體總裁何庭波發(fā)布的“韜(τ)定律”，震動半導(dǎo)體界和資本市場。

這次發(fā)布，回應(yīng)了六年前華為創(chuàng)始人任正非的公開表態(tài)。2020年，華為被列入實(shí)體清單，幾乎從來不公開露面的任正非在當(dāng)年頻繁接受中外媒體采訪，多次提到基礎(chǔ)研究，基礎(chǔ)教育，數(shù)學(xué)、物理，這些離當(dāng)時幾乎接近斷供的華為公司其實(shí)很遠(yuǎn)。

面對巨大危機(jī)，企業(yè)的本能反應(yīng)往往是向外界傳遞立即可見的自救信號——調(diào)整供應(yīng)鏈、爭取政策支持、發(fā)布替代方案。這些措施短期、即時，能夠有效穩(wěn)定內(nèi)部軍心和外界信心。任正非反復(fù)強(qiáng)調(diào)的基礎(chǔ)研究命題，當(dāng)時看來多少有點(diǎn)“不明覺厲”“遠(yuǎn)水不解近渴”。

六年后回看，戰(zhàn)略和戰(zhàn)術(shù)閉環(huán)了。

5月25日，何庭波對我們說，華為內(nèi)部有兩個“十年判斷”：第一，摩爾定律未來十年內(nèi)將“撞墻”——即便沒有外部封鎖，先進(jìn)制程的經(jīng)濟(jì)與物理極限也會成為半導(dǎo)體全行業(yè)的共同約束；第二，2020年華為內(nèi)部預(yù)判，邏輯折疊這一技術(shù)路徑需要十年才能取得突破。

實(shí)際進(jìn)展比預(yù)想要快，何庭波團(tuán)隊六年就做出成果。

何庭波，華為半導(dǎo)體業(yè)務(wù)部總裁、華為科學(xué)家委員會主任。2019年底，她在一封致海思全體員工內(nèi)部信中提到，“今后的路，不會再有另一個十年來打造備胎然后再換胎了，緩沖區(qū)已經(jīng)消失，每一個新產(chǎn)品一出生，將必須同步‘科技自立’方案?！?/p>

何庭波說，過去六年， 她有過沮喪的時候 。當(dāng)先進(jìn)制程的路徑被外力鎖死，而摩爾定律本身又正在全球范圍內(nèi)撞上經(jīng)濟(jì)與物理的雙重高墻，研究方向一度被逼入死胡同。

如何在半導(dǎo)體工藝制程難以突破的情況下，實(shí)現(xiàn)代際性能提升？轉(zhuǎn)機(jī)來自一座2000多年前的水利工程——都江堰。最難的時候，何庭波帶著團(tuán)隊到都江堰散心。

沒有電，沒有圖靈力學(xué)，沒有現(xiàn)代機(jī)械，古人僅憑對“山、水、勢”的洞察，以無壩引水實(shí)現(xiàn)了自動分流、排沙、控流。她突然意識到：當(dāng)外部約束無法改變，解決問題的關(guān)鍵不在于等待條件變好，而在于“要重新看這些（可利用的）條件，解決問題?！?/strong>

“即便沒有出口管制，摩爾定律未來十年也將成為所有人的約束。華為只是提前在這個約束下工作?！焙瓮ゲǚ磸?fù)強(qiáng)調(diào)一個更深層的產(chǎn)業(yè)現(xiàn)實(shí)：芯片制程來到7nm（納米）之后，每一代制程的設(shè)計成本、晶圓成本指數(shù)級攀升，單位晶體管成本下降的速度已不可逆轉(zhuǎn)地放緩。先進(jìn)制程的經(jīng)濟(jì)普惠性正在終結(jié)，換言之，全球半導(dǎo)體行業(yè)本就站在范式轉(zhuǎn)移的門口。華為不過是因封鎖而被提前推過了門檻。

“產(chǎn)業(yè)的必然”與“華為的緊迫”疊加效應(yīng)，構(gòu)成了韜定律誕生的雙重底色。

事實(shí)上，它更接近一份針對后摩爾時代的通用解題框架。這份框架是由一家被斷供的中國公司率先拿出，并且已經(jīng)用381款量產(chǎn)芯片完成了可行性驗證。何庭波在演講后的溝通中強(qiáng)調(diào)：“如果今天依然能夠獲得最先進(jìn)的EUV光刻機(jī)，我們是否還會走這條路？答案是不一定。但歷史沒有如果。恰恰是失去了選擇權(quán)，讓我們提前十年撞上了那個所有玩家最終都要面對的問題?！?/strong>

產(chǎn)業(yè)的必然，華為的緊迫

即便沒有封鎖，摩爾定律也將在十年內(nèi)撞墻，華為只是提前失去了選擇權(quán)

在何庭波看來，7nm之后，半導(dǎo)體先進(jìn)制程的經(jīng)濟(jì)基礎(chǔ)正在發(fā)生變化。

過去40年，摩爾定律之所以能夠持續(xù)推動整個半導(dǎo)體產(chǎn)業(yè)發(fā)展，并不僅僅因為晶體管數(shù)量持續(xù)增長。更重要的是，晶體管密度提升的速度長期快于制造成本上升的速度。這意味著，雖然芯片制造成本會增加，但單位晶體管成本仍在持續(xù)下降，技術(shù)進(jìn)步所釋放出的成本紅利，能夠被整個產(chǎn)業(yè)鏈與消費(fèi)者共享。

“過去摩爾定律最大的優(yōu)勢，是能不斷把技術(shù)進(jìn)步帶來的紅利分享給整個產(chǎn)業(yè)界。但今天，先進(jìn)制程本身已經(jīng)越來越難繼續(xù)釋放這種紅利。”何庭波說。

她認(rèn)為，在這種情況下，繼續(xù)依賴幾何縮微提升性能，將不可避免地進(jìn)入“成本持續(xù)上升”的路徑。相比之下，τ（韜）定律并不單純依賴更昂貴的先進(jìn)晶體管，而是通過邏輯折疊技術(shù)手段，提升晶體管密度，實(shí)現(xiàn)器件、電路、芯片和系統(tǒng)的延遲和性能優(yōu)化，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。

摩爾定律近三年帶來的經(jīng)濟(jì)收益在逐漸放緩。這也是目前半導(dǎo)體行業(yè)公認(rèn)的一個問題。半導(dǎo)體行業(yè)近五年有大量學(xué)術(shù)研究。

國際頂級學(xué)術(shù)期刊《科學(xué)》2020年6月刊載了麻省理工學(xué)院教授、圖靈獎得主查爾斯·E·萊瑟森（Charles E. Leiserson）和英偉達(dá)、微軟等研究員共同發(fā)表的一篇論文——《摩爾定律之后，什么將驅(qū)動計算性能繼續(xù)提升？》（《There’s Plenty of Room at the Top: What Will Drive Computer Performance after Moore’s Law?》）。

這篇論文的核心觀點(diǎn)是，“后摩爾時代”計算性能的提升，將越來越依賴軟件、算法、系統(tǒng)架構(gòu)與專用硬件協(xié)同優(yōu)化，而不再主要依賴晶體管尺寸持續(xù)縮小。

和上述觀點(diǎn)類似，華為內(nèi)部的判斷是，摩爾定律將在十年后“撞墻”。

雖然先進(jìn)制程仍然能夠持續(xù)提升晶體管密度、性能與能效，但每一代制程節(jié)點(diǎn)所需要付出的設(shè)計成本、制造成本與資本開支正在快速上升。尤其是在半導(dǎo)體工藝進(jìn)入5nm、3nm乃至2nm階段后，先進(jìn)制程的成本在顯著提高。

國際半導(dǎo)體咨詢機(jī)構(gòu)IBS（International Business Strategies）2022年數(shù)據(jù)顯示，7nm芯片設(shè)計成本約為2.49億美元，5nm約為4.49億美元，3nm約為5.81億美元，2nm約為7.25億美元。

國際半導(dǎo)體智庫安全與新興技術(shù)中心（CSET，Center for Security and Emerging Technology）研究顯示，臺積電7nm 300mm晶圓成本約為9346美元，5nm約為16988美元。國際半導(dǎo)體市場調(diào)研機(jī)構(gòu) TrendForce數(shù)據(jù)則顯示，3nm晶圓價格已達(dá)到約2.5萬—2.7萬美元，2nm約為3萬美元。

摩爾定律過去的性能提升與單位成本同步下降的行業(yè)普惠效應(yīng)，正在不可逆轉(zhuǎn)地持續(xù)減弱。進(jìn)入先進(jìn)制程時代后，只有少數(shù)頭部晶圓代工廠，以及蘋果、英偉達(dá)等少數(shù)能夠承擔(dān)下一代芯片研發(fā)與量產(chǎn)成本的科技公司，仍能持續(xù)享受先進(jìn)制程帶來的性能與能效紅利。

只是對華為來說，這件事情來得更早。2019年被列入“實(shí)體清單”后，華為被迫開始嘗試尋找另一條路線——不再只是追求單位面積內(nèi)晶體管數(shù)量的增加，而是通過降低系統(tǒng)中的“時間成本”繼續(xù)提升性能。在這種背景下，韜(τ)定律誕生了。

需要厘清的一個理論事實(shí)是，韜（τ，也就是tau，也被稱為時間常數(shù)）這一概念并不是華為首次提出。

在電子學(xué)與半導(dǎo)體領(lǐng)域，τ長期被用于描述電路中的時間延遲，以及RC（電阻、電容）特性對信號傳播速度的影響。過去幾十年，圍繞降低時間延遲，半導(dǎo)體行業(yè)已經(jīng)積累了大量研究，包括互連優(yōu)化、時序優(yōu)化、先進(jìn)封裝、近距通信、異步計算與數(shù)據(jù)流架構(gòu)等方向。它們的共同目標(biāo)，都是降低信息在器件、電路、芯片與系統(tǒng)中的傳播時間成本。

多位芯片工程師對我們提到了他們對韜(τ)定律的看法。他們提到，以降低時間延遲為核心的優(yōu)化思路在行業(yè)內(nèi)并非全新概念。此前，HBM（高帶寬內(nèi)存）的3D堆疊、AMD倡導(dǎo)的混合鍵合（Hybrid Bonding）等技術(shù)，已經(jīng)在不同程度上實(shí)踐了這一方向。

一位芯片工程師提到，HBM在垂直方向上堆疊多個DRAM（動態(tài)隨機(jī)存取存儲器）重疊封裝的3D技術(shù)、AMD公司現(xiàn)在倡導(dǎo)Hybird Bonding（混合鍵合，通過銅對銅直接金屬連接與二氧化硅等介電材料）都采取了類似思路。

不過，在摩爾定律長期持續(xù)有效的階段，這些技術(shù)更多被視為工藝制程下降的輔助優(yōu)化，并不是產(chǎn)業(yè)演進(jìn)的核心主線。華為的特殊之處在于，第一次提出要把“韜(τ)定律”作為演化主要方向。

2019年被列入實(shí)體清單后，面臨全面斷供的華為公司不得不嘗試另一條路線——不再只追求單位面積內(nèi)晶體管數(shù)量的增加，而是通過降低系統(tǒng)中的“時間成本”繼續(xù)提升性能。

韜(τ)定律始于芯片又不止于芯片。何庭波尤其強(qiáng)調(diào)韜(τ)定律帶來“Cost Effective”（經(jīng)濟(jì)性）。它不依賴于EUV等先進(jìn)制程，而是通過器件、電路、芯片、系統(tǒng)等各層級的時間常數(shù)優(yōu)化，降低對高成本制造工具的依賴。

它的完整設(shè)想是，從晶體管、電路、芯片、系統(tǒng)等各個方面把“降低τ”作為統(tǒng)一優(yōu)化目標(biāo)。具體來說，在晶體管層降低開關(guān)延遲，在電路層降低RC傳播延遲，在芯片層降低計算與訪問延遲，在系統(tǒng)層降低同步與通信延遲。

因此，韜(τ)定律還被運(yùn)用在更大的計算系統(tǒng)內(nèi)——它包括超節(jié)點(diǎn)甚至是算力集群。

計算始于芯片晶體管的電流和數(shù)據(jù)傳輸。數(shù)千億個晶體管被蝕刻在一枚芯片上，它們控制信號開關(guān)。一枚芯片再通過封裝技術(shù)與HBM等器件連接在一起。數(shù)十枚芯片被部署進(jìn)一個服務(wù)器機(jī)柜，多個機(jī)柜組成一個超節(jié)點(diǎn)，成百上千個超節(jié)點(diǎn)進(jìn)一步連接成大規(guī)模算力集群。從晶體管的信號傳輸，到算力集群的高效吞吐Token（詞元），整個過程本質(zhì)上都是在縮短數(shù)據(jù)與信息的傳輸時間。

算力，早已經(jīng)不只是通過芯片這個單點(diǎn)提升，而是需要依靠系統(tǒng)工程才能全面提升。

為什么是麒麟芯片？

手機(jī)芯片單位面積和功耗預(yù)算極為有限，物理約束使手機(jī)SoC的設(shè)計難度遠(yuǎn)高于AI算力芯片。如果麒麟能做到，將是最好的驗證

華為手機(jī)中搭載的麒麟系列芯片是最早用邏輯折疊改造的芯片之一。2026年下半年將在華為旗艦手機(jī)上搭載的麒麟2026就是基于韜(τ)定律改造的芯片，它已經(jīng)實(shí)現(xiàn)了量產(chǎn)。

根據(jù)華為方面披露的信息，麒麟2026晶體管密度提升53%，主頻提升接近13%。

何庭波在中國科學(xué)院科技論文預(yù)發(fā)布平臺上發(fā)表的署名論文《多層電子系統(tǒng)的時間縮微理論》（A Time Scaling Theory for Multi-Layer Electronic Systems）顯示，麒麟2026的性能提升，過去需要“三年的幾何縮微”才能實(shí)現(xiàn)。

在這篇論文中，何庭波給出了麒麟系列芯片未來幾年的路線圖——麒麟CPU性能核心頻率正從過去依賴平面（Planar）架構(gòu)的小幅提升，轉(zhuǎn)向依賴LogicFolding（邏輯折疊）的三維集成路線。

2023年-2025年，麒麟9000s、麒麟9020與麒麟9030 Pro主頻分別為2.6GHz、2.65GHz與2.75GHz。但從2026年開始，采用邏輯折疊技術(shù)的麒麟芯片主頻預(yù)計將提升至3.1GHz，并在2029年進(jìn)一步邁向4GHz。

華為官方目前并沒有披露這些芯片未來所對應(yīng)的工藝制程。

但華為相關(guān)人士對我們表示，在不單純依賴傳統(tǒng)幾何縮微的情況下，麒麟芯片的性能與能效比仍在繼續(xù)提升。但是和傳統(tǒng)工藝制程直接對比，并不符合韜(τ)定律的發(fā)展路徑?！敖档挺印辈攀呛罄m(xù)演進(jìn)的關(guān)鍵。

按照何庭波的說法，“降低τ”的關(guān)鍵技術(shù)是邏輯折疊。

邏輯折疊，指的是把原本在一塊die（裸片）上展開的邏輯電路，重新切分在上下兩層裸片中進(jìn)行高密度的邏輯設(shè)計。它需要關(guān)鍵路徑、時鐘樹、數(shù)據(jù)總線一起參與重新設(shè)計，進(jìn)而讓兩層共同構(gòu)成一個統(tǒng)一邏輯系統(tǒng)。

這種做法的核心目標(biāo)是縮短信號傳播時間，而不只是增加封裝密度。它更接近于把一個邏輯系統(tǒng)折疊成立體結(jié)構(gòu)，而不是簡單地把兩個芯片堆疊或連接。

何庭波認(rèn)為，一個常見誤解是，把邏輯折疊和2.5D/3D封裝或其他技術(shù)混為一談。在她看來，F(xiàn)olding（折疊）與Stacking（堆疊）并不相同。堆疊更像是多個模塊的封裝連接，而折疊則更像是將一個原本平面的邏輯系統(tǒng)，在三維空間中重新設(shè)計。

華為半導(dǎo)體首席科學(xué)家廖恒解釋，邏輯折疊的關(guān)鍵在于上下兩層die之間形成了高密度的垂直互聯(lián)。以麒麟2026芯片為例，華為在兩層die之間提供了約5000萬個連接，其中約500萬-1000萬個被用于信號通信，遠(yuǎn)高于3D封裝中兩個die之間幾萬至幾十萬個連接的量級。

目前，當(dāng)前行業(yè)主流2.5D/3D封裝的做法是先完成獨(dú)立芯片設(shè)計，再將不同裸片連接在一起。裸片之間的Hybrid Bonding（混合鍵合，在極小空間內(nèi)實(shí)現(xiàn)極高密度、低功耗的三維芯片堆疊）間距通常在7微米-10微米。

但邏輯折疊通過約2微米的鍵合間距，以及極小的Gear Ratio（die內(nèi)部金屬層互連尺度與die間鍵合尺度之間的比例），實(shí)現(xiàn)了接近芯片內(nèi)部互聯(lián)級別的垂直連接，而不只是傳統(tǒng)意義上的封裝堆疊。

為了簡單說明邏輯折疊與傳統(tǒng)2.5D/3D封裝的差異，廖恒打了一個“電梯”的比方。

他把邏輯折疊上下兩層die之間的連接，形容成兩座城市之間的電梯系統(tǒng)。在當(dāng)前主流2.5D/3D封裝技術(shù)中，兩層die之間通常只有幾萬到幾十萬個連接，類似于“兩座城市之間只有幾萬部電梯”。但在麒麟2026的邏輯折疊設(shè)計中，相當(dāng)于兩座城市之間，擁有了500萬到1000萬部真正運(yùn)送信息的電梯。

麒麟2026上的邏輯折疊示意圖

一位半導(dǎo)體工程師提到，從目前華為披露的信息來看，邏輯折疊的特色是，在于從電路布線與互連結(jié)構(gòu)等多個層面，盡可能縮短信號在不同門電路之間的傳播路徑。

在傳統(tǒng)平面芯片中，如果兩個邏輯模塊距離較遠(yuǎn)，信號就要經(jīng)過更長的金屬走線，RC（電阻、電容）時延也會隨之增加。邏輯折疊看起來是將二維平面的電路結(jié)構(gòu)轉(zhuǎn)向立體堆疊，通過垂直互聯(lián)替代部分長距離平面布線，這可以縮短關(guān)鍵路徑的信號傳播時間。

他進(jìn)一步解釋，如果這種優(yōu)化能夠在大量基礎(chǔ)電路單元中持續(xù)實(shí)現(xiàn)，就意味著芯片內(nèi)部可以不斷節(jié)省時間預(yù)算，逼近先進(jìn)制程所帶來的部分性能收益。

那么，邏輯折疊與傳統(tǒng)2.5D/3D封裝差異，在芯片制造的具體實(shí)踐上有哪些實(shí)際差異？

我們查閱英偉達(dá)官網(wǎng)了解到，英偉達(dá)近兩年熱銷的GB200芯片系統(tǒng)由兩枚B200 GPU和一枚Grace CPU通過NVLink-C2C 高速互連和2.5D/3D混合封裝技術(shù)集成為一個超級芯片系統(tǒng)。其中B200芯片由兩塊完整的GPU die通過硅橋超高密度連接而成。

英偉達(dá)GB200芯片和華為的麒麟2026芯片被用于完全不同的業(yè)務(wù)場景。前者被用于數(shù)據(jù)中心，后者被用于手機(jī)，兩者不能隨意混為一談。但在技術(shù)原理上可以對兩款芯片的die連接方式進(jìn)行區(qū)分。

但目前各家披露的技術(shù)上看，英偉達(dá)GB200芯片更像是通過先進(jìn)封裝與高速互聯(lián)把兩個超大GPU拼接起來，華為的麒麟2026芯片更像是在邏輯系統(tǒng)上重新組織電路、時鐘樹與信號路徑，讓上下兩層die共同構(gòu)成一個統(tǒng)一邏輯系統(tǒng)。

需要強(qiáng)調(diào)的是，麒麟之前，華為已經(jīng)基于“韜(τ)定律” 設(shè)計并量產(chǎn)了381款芯片，和它們不同，麒麟芯片是對外公開驗證的第一站，對于華為公司來說本質(zhì)上是一次“壓力測試”。

用最難的芯片，接受最大面積的用戶驗證，這或許基于華為的三重戰(zhàn)略考量。

其一，以消費(fèi)端高端旗艦產(chǎn)品的商業(yè)化落地，向上下游產(chǎn)業(yè)鏈、投資市場與行業(yè)生態(tài)釋放確定性信號，最大化提振產(chǎn)業(yè)鏈和學(xué)界信心，加入新路線的研究和研發(fā)中；

其二，依托麒麟極限場景的打磨，將前期數(shù)百款芯片的量產(chǎn)經(jīng)驗系統(tǒng)化、標(biāo)準(zhǔn)化，沉淀出一套可復(fù)制、可遷移、可通用的三維邏輯設(shè)計方法論，完成從單點(diǎn)技術(shù)突破到體系化工程能力的躍遷，為后續(xù)全品類芯片的性能升級與批量國產(chǎn)替代筑牢核心工程底座；

其三，提前預(yù)埋產(chǎn)業(yè)生態(tài)迭代伏筆，牽引EDA工具、制造工藝、封裝測試、系統(tǒng)適配等整條產(chǎn)業(yè)鏈協(xié)同升級，為后續(xù)大規(guī)模、全方位的國產(chǎn)化替代與產(chǎn)業(yè)范式轉(zhuǎn)型鋪平道路。

簡單說，基于“韜(τ)定律”的新芯片設(shè)計路線，要完成從“技術(shù)備胎”到“產(chǎn)業(yè)新標(biāo)準(zhǔn)”的戰(zhàn)略升級，麒麟是最適合的公開驗證第一芯。

一家公司做不完，整個行業(yè)一起走

“韜(τ)定律”的真正意義，不在于它宣告了一個“換道超車”的神話，而在于它揭示了一個被封鎖提前催化，卻最終屬于整個產(chǎn)業(yè)的命題

“韜(τ)定律”從被提出，到被半導(dǎo)體行業(yè)普遍認(rèn)可和接受還有很長的一段路要走。

華為內(nèi)部的態(tài)度是，韜(τ)定律和邏輯折疊，不可能依靠單家公司完成，它需要工具鏈、制造鏈、封裝鏈、系統(tǒng)鏈共同演進(jìn)，最終形成產(chǎn)業(yè)共識與生態(tài)協(xié)同。

何庭波的態(tài)度是，韜(τ)定律不是華為一家公司能完成的，未來十年“沒有一個公司能完成所有答案”，何庭波坦言，這需要學(xué)術(shù)界、工業(yè)界共同參與和探索。邏輯折疊并不只是封裝技術(shù)變化，它對芯片前端（Front End）與后端（Back End）的設(shè)計方法論（Design Methodology）都提出了新的要求。

過去六年，華為已經(jīng)嘗試開發(fā)部分內(nèi)部工具（In-house Tool），但距離成熟仍有很大空間。何庭波認(rèn)為，“如果沒有整個Design Methodology，包括Tool Chain（工具鏈）的支持，是非常難以完成的?！币虼耍A為選擇在ISCAS 2026這個學(xué)術(shù)會議上公開這一技術(shù)路線，希望吸引更多學(xué)術(shù)界與產(chǎn)業(yè)界共同參與。

以EDA（電子設(shè)計自動化）工具為例，它是芯片設(shè)計必不可少的一環(huán)。

華為無線終端芯片及解決方案首席架構(gòu)師黃勇甚至認(rèn)為，邏輯折疊從理論或概念走向?qū)嶋H產(chǎn)品，整個工具鏈?zhǔn)亲畲蟮奶魬?zhàn)之一。

因為，傳統(tǒng)芯片設(shè)計長期建立在二維平面設(shè)計基礎(chǔ)之上，而邏輯折疊需要重新處理跨層邏輯劃分、時鐘樹、數(shù)據(jù)總線以及供電與熱管理等問題。

黃勇介紹，華為目前在傳統(tǒng)EDA能力之上，疊加內(nèi)部自研工具、外部伙伴協(xié)作以及人工參與的工程方法，率先實(shí)現(xiàn)部分邏輯折疊收益。但如果想把邏輯折疊的“全部收益”拿出來，需要對傳統(tǒng)工具發(fā)生“Fundamental（根本性）改變”。

行業(yè)生態(tài)的吸引力則需要實(shí)戰(zhàn)成效驗證。一位半導(dǎo)體工程師表示，華為公布韜(τ)定律之后，他仍持觀望態(tài)度，他希望看到下半年華為麒麟2026的實(shí)際性能表現(xiàn)。另一位半導(dǎo)體工程師的態(tài)度是，半導(dǎo)體工藝和制造的突破，一定都靠數(shù)量、時間堆出來的。

當(dāng)我們問到，英偉達(dá)的Nvlink 72芯片互聯(lián)技術(shù)、HBM垂直疊加多層DRAM等方式能否被認(rèn)為是降低時間延遲時，廖恒認(rèn)為，在過去50年間，降低時間延遲這個思路一直是存在且應(yīng)用的。每一次有了新的節(jié)點(diǎn)的技術(shù)，都是改進(jìn)了時間，這就是結(jié)果，但不代表技術(shù)本身的意圖就是為了改進(jìn)這個時間。

廖恒強(qiáng)調(diào)，在傳統(tǒng)路徑下，每當(dāng)行業(yè)想獲得更高性能時，第一反應(yīng)永遠(yuǎn)是幾何縮微。這已經(jīng)形成了一種路徑慣性（Momentum Inertia）。但如果從指導(dǎo)原則層面，把時間作為核心目標(biāo)去思考，會發(fā)現(xiàn)新的東西。因為當(dāng)意圖變了，就會從不同角度去尋找解決方案。

解決問題的過程是整個產(chǎn)業(yè)共同努力的結(jié)果。世界上沒有任何一家公司或者任何一個超級科學(xué)家可以解決所有的問題。

廖恒認(rèn)為，摩爾定律提出60年之后，半導(dǎo)體行業(yè)的問題并沒有結(jié)束。整個行業(yè)一直是摸著石頭過河，碰到一個問題解決一個問題。這是整個產(chǎn)業(yè)共同努力的結(jié)果。韜(τ)定律未來面對的情況也是類似的。

5月26日，北京大學(xué)集成電路學(xué)院團(tuán)隊宣布在面向邏輯折疊的“真3D”EDA方向取得關(guān)鍵突破，提出區(qū)別于傳統(tǒng)“贗3D”堆疊的真三維設(shè)計流程，支持標(biāo)準(zhǔn)單元級跨die劃分與三維空間協(xié)同優(yōu)化，可顯著縮短線長、改善時序并優(yōu)化散熱，直接補(bǔ)齊邏輯折疊從架構(gòu)創(chuàng)新走向工程化、規(guī)模化最關(guān)鍵的工具鏈短板。

簡單說，北大團(tuán)隊突破了適配華為邏輯折疊的專用設(shè)計工具，打破了傳統(tǒng)堆疊只能拼整塊芯片的局限，現(xiàn)在能把芯片最基礎(chǔ)的電路單元自由拆分、立體排布，大幅提速、降延遲、優(yōu)化散熱，補(bǔ)上了邏輯折疊技術(shù)大規(guī)模量產(chǎn)最缺的工具短板。

從2019年“備胎轉(zhuǎn)正”到2026年“韜定律公開”，華為的戰(zhàn)略重心完成了從“替代”到“定義”的位移。這種位移的本質(zhì)，是在摩爾定律普惠性終結(jié)、先進(jìn)制程經(jīng)濟(jì)門檻持續(xù)抬升的產(chǎn)業(yè)拐點(diǎn)上，率先交出一份系統(tǒng)性的解題框架。

能否從“華為的路線”演進(jìn)為“產(chǎn)業(yè)的標(biāo)準(zhǔn)”，取決于三個變量的協(xié)同演化：EDA工具鏈能否完成從2D到3D的根本性重構(gòu)，設(shè)計方法論能否跨越平面時代的路徑依賴，以及產(chǎn)業(yè)鏈上下游是否愿意在新坐標(biāo)系中重新校準(zhǔn)各自的技術(shù)路標(biāo)。北大的EDA突破是一個積極的信號，但距離形成完整的生態(tài)閉環(huán)，仍有大量工程空白需要填補(bǔ)。

當(dāng)我們問到，學(xué)界和產(chǎn)業(yè)鏈對華為邏輯折疊技術(shù)的迭代支持，還有哪些是需要去攻破，時間還有多久時，何庭波回答：“確實(shí)各個方向上都會有困難和挑戰(zhàn)，但這條路應(yīng)該是通的，時間是我們的朋友?！薄诎雽?dǎo)體行業(yè)，這句話的另一種表述是：沒有捷徑，只有積累。