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版圖密度>90%，前后仿真性能偏差小：十方尺推出AMALGAM，重新定義模擬IC版圖自動(dòng)化

在模擬IC設(shè)計(jì)流程中，版圖實(shí)現(xiàn)環(huán)節(jié)長期面臨三項(xiàng)核心挑戰(zhàn)。

第一，手工布局布線的時(shí)間成本不可控。典型的中等規(guī)模運(yùn)放包含數(shù)十個(gè)管子，涉及差分共質(zhì)心匹配、dummy器件插入以及多組電流鏡的匹配擺放。工程師需要反復(fù)調(diào)整器件位置與方向以滿足匹配規(guī)則，同時(shí)兼顧面積約束和長寬比要求。一輪完整的版圖設(shè)計(jì)從布局到通過DRC/LVS，往往需要數(shù)個(gè)工作日，若設(shè)計(jì)迭代，消耗時(shí)間更多。

第二，寄生參數(shù)的不可預(yù)見性導(dǎo)致前后仿真性能偏離顯著。手工版圖的寄生分布高度依賴設(shè)計(jì)者經(jīng)驗(yàn)，電源網(wǎng)絡(luò)走線寬度不夠會(huì)引入IR Drop，導(dǎo)致偏置點(diǎn)漂移、增益下降；互連線間耦合電容過大會(huì)造成帶寬衰減和相位裕度退化。前仿真階段預(yù)留的設(shè)計(jì)裕度，常因版圖實(shí)現(xiàn)引入的額外寄生而被侵蝕，極端情況下甚至需要返回電路設(shè)計(jì)修改參數(shù)，造成設(shè)計(jì)反復(fù)。

第三，現(xiàn)有自動(dòng)化版圖工具在實(shí)際應(yīng)用中存在明顯局限。部分工具以通過DRC /LVS 為第一目標(biāo)，生成版圖密度不高，面積浪費(fèi)嚴(yán)重；另有工具雖可實(shí)現(xiàn)高密度布局，但寄生控制能力不足，后仿真性能與前仿真偏差較大。這使得工程師對(duì)自動(dòng)化工具缺乏信任，難以在高速、高精度電路中實(shí)際部署。

十方尺自主研發(fā)的模擬版圖自動(dòng)化工具AMALGAM，針對(duì)上述問題提供了一體化解決方案。AMALGAM以電路匹配約束與寄生可控為設(shè)計(jì)前提，實(shí)現(xiàn)版圖密度的最大化，其自動(dòng)布局算法支持設(shè)計(jì)者輸入長寬比等約束條件，同時(shí)實(shí)現(xiàn)DRC/LVS一次性通過。在寄生控制方面，AMALGAM對(duì)器件布局、電源網(wǎng)絡(luò)走線、互連線間距均采取優(yōu)化策略，使得反提結(jié)果與前仿真趨近一致，電源網(wǎng)絡(luò)IR Drop被控制在極小范圍，互連耦合電容亦得到有效抑制。

本文選用兩個(gè)典型運(yùn)放進(jìn)行實(shí)測，分別為65nm軌到軌兩級(jí)運(yùn)放和180nm BCD工藝空載運(yùn)放，通過前仿真、No RC后仿真以及遞進(jìn)式R+C與R+C+CC后仿真的性能對(duì)比，驗(yàn)證AMALGAM的版圖實(shí)現(xiàn)質(zhì)量與寄生控制能力。

案例一：65nm軌到軌兩級(jí)運(yùn)放

第一組案例為一個(gè)65nm工藝下的軌到軌兩級(jí)運(yùn)放，電路結(jié)構(gòu)如上圖所示。該電路包含2個(gè)差分共質(zhì)心匹配、8個(gè)共質(zhì)心匹配（每一行保證共質(zhì)心）、5個(gè)帶dummy的單管陣列以及4個(gè)無dummy開關(guān)管，合計(jì)14個(gè)PMOS與15個(gè)NMOS，共29個(gè)管子。此規(guī)模下，手工完成共質(zhì)心布局與dummy插入需要大量迭代時(shí)間。

下圖為AMALGAM按長寬比1:1自動(dòng)生成的版圖結(jié)果。該版圖DRC與LVS檢查結(jié)果均為一次性通過，無需人工修正。

下圖為同一電路按長寬比2.5:1自動(dòng)生成的版圖。兩種長寬比下，AMALGAM均直接輸出滿足約束的版圖方案，表明工具具備根據(jù)設(shè)計(jì)者給定的面積約束靈活調(diào)整布局的能力，而非依賴固定模板。

下圖給出了負(fù)載電容5pF條件下的閉環(huán)仿真結(jié)果。這里分別給出了前仿真結(jié)果，兩種版圖下的No RC后仿真結(jié)果（以評(píng)估布局引入的非理想效應(yīng)），以及兩種版圖下的R+C+CC后仿真結(jié)果（以評(píng)估布線引入的寄生）。

下表為詳細(xì)參數(shù)對(duì)比，包含前仿真、No RC寄生反提以及完整后仿真三組數(shù)據(jù)。前仿真與兩種版圖的No RC反提結(jié)果在增益、GBW和相位裕度上均展現(xiàn)出較高的一致性，表明器件布局引入的非理想效應(yīng)較小。No RC到R+C+CC后仿真，增益和GBW幾乎一致，相位裕度下降約3°至4°，退化平滑，無異常跳變，說明互連線寄生影響可控，版圖整體寄生分布均勻。

案例二：180nm BCD空載運(yùn)放

第二組案例為180nm BCD工藝下含共模反饋的單級(jí)運(yùn)放。原理圖如下圖所示，包含2個(gè)差分共質(zhì)心匹配和4個(gè)共質(zhì)心匹配，共計(jì)8個(gè)NMOS與9個(gè)PMOS，17個(gè)管子。空載運(yùn)放對(duì)電源網(wǎng)絡(luò)IR Drop和互連線耦合電容極為敏感，是檢驗(yàn)版圖寄生控制能力的典型場景。

下圖為AMALGAM自動(dòng)生成的版圖。

下圖為無負(fù)載開環(huán)仿真結(jié)果。這里分別給出了前仿真結(jié)果，No RC后仿真結(jié)果（以評(píng)估布局引入的非理想效應(yīng)），R only后仿真結(jié)果（以評(píng)估布線的IR Drop對(duì)性能影響），R+C后仿真結(jié)果（以評(píng)估布線到地電容對(duì)帶寬的影響）以及R+C+CC后仿真結(jié)果（以評(píng)估布線引入的耦合寄生）。

下表列出了前仿真與四級(jí)遞進(jìn)寄生反提（Post_NoRC、Post_R、Post_R+C、Post_R+C+CC）的完整對(duì)比數(shù)據(jù)。

遞進(jìn)反提數(shù)據(jù)趨勢平滑，驗(yàn)證了四個(gè)層次：前仿真與No RC高度一致，表明器件布局引入的非理想效應(yīng)極小；No RC與Post_R幾乎無變化，說明電源網(wǎng)絡(luò)IR Drop可忽略；Post_R+C與Post_R相比，3dB帶寬掉了16.8%，GBW掉了37.5%，考慮到空載條件下寄生電容主導(dǎo)輸出負(fù)載，且GHz級(jí)節(jié)點(diǎn)對(duì)寄生高度敏感，該退化量合理；Post_R+C與Post_R+C+CC差異微小，證明互連線耦合電容得到有效控制。

AMALGAM核心優(yōu)勢

基于兩組案例的數(shù)據(jù)分析，AMALGAM的技術(shù)特性可歸納為以下兩點(diǎn)：

1. 高版圖密度與自動(dòng)布局布線能力

版圖密度超過90%，DRC/LVS一次性通過。支持多種長寬比約束下的自動(dòng)布局布線，滿足不同模塊在頂層規(guī)劃中的面積形狀需求。

2. 版圖實(shí)現(xiàn)寄生可控，前后仿真趨近一致。
器件布局引入的非理想效應(yīng)較小，電源網(wǎng)絡(luò)IR Drop控制到位，互連線耦合抑制干凈。設(shè)計(jì)裕度在版圖實(shí)現(xiàn)中得到完整保留，可用于對(duì)寄生敏感的高速高精度電路。如果您也想試試

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