線性相位檢測器在時鐘與數據恢復（CDR）中的工作原理

時鐘數據恢復（CDR）對于保障異步傳輸中的數據完整性至關重要。在這種傳輸模式下，發射端時鐘不會單獨發送，接收端必須直接從數據信號中重構時鐘，以確保準確采樣和同步。本文將介紹一種在 CDR 應用中常用的線性鑒相器：霍格鑒相器（Hogge detector）。

時鐘數據恢復的技術難點

在正式展開前，我們先回顧時鐘恢復的相關基礎原理。圖 1 展示了一個不歸零碼（NRZ）數據波形示例。

圖 1采用不歸零碼格式的典型輸入波形示例

在 NRZ 編碼中，信號電平在每個比特周期內保持恒定。因此，圖中 t1 至 t2 區間的高電平段被解讀為邏輯 1。但根據生成數據所使用的時鐘，該段既可能代表單個邏輯 1，也可能代表連續多個邏輯 1。同樣，低電平段可代表單個或連續多個邏輯 0。

雖然每個恒定電平段都可能對應多位數據，但假設邏輯 0 與邏輯 1 出現的概率相等，則波形應包含交替表示邏輯 1 和邏輯 0 的段落。簡言之，波形中恒定電平段的最小持續時間即為比特周期（Tb）。在圖 1 中，第一個這樣的最小段出現在 t1 至 t2 之間。

進一步分析前，需要回答兩個核心問題：第一，如何從隨機比特流中提取周期性時鐘？第二，該時鐘的理想頻率和相位應如何設定？

由于需要在每個連續比特周期內對輸入數據進行采樣，時鐘周期必須等于比特周期（Tb）。此外，時鐘的采樣邊沿應位于比特的中心位置。這樣可以使采樣時刻遠離數據跳變沿，最大程度降低數據抖動的影響。

圖 2 下方的波形為本例中的理想時鐘（假設以時鐘上升沿作為采樣邊沿）。

圖 2輸入數據波形（上）與理想時鐘信號（下）

數據波形中連續不變的一串邏輯 1 或邏輯 0 稱為“連碼”（run）。例如圖中 t3 至 t4 區間存在 3 比特長度的連碼。該區間內沒有電平跳變，因此無法提供頻率或相位信息。

那么，CDR 電路如何在缺乏周期性跳變、且連碼期間無相位/頻率參考的情況下，生成周期為 Tb 且相位合適的時鐘呢？CDR 電路需要利用數據波形中的跳變來生成時鐘。當進入無有效相位/頻率信息的連碼區間時，電路應維持此前已獲得的時鐘頻率和相位。

需要注意的是，長連碼會顯著增加 CDR 的設計難度。實際通信標準通常通過數據編碼來限制最大連碼長度，以規避這一問題。

基于鎖相環的時鐘數據恢復

鎖相環（PLL）是實現時鐘與數據恢復的主流方案。在 PLL 中，鑒相器負責檢測輸入數據與本地生成時鐘之間的相位差。

正因如此，CDR 專用的 PLL 需要采用特殊的鑒相器。例如，傳統的 XOR 鑒相器不適用于 CDR：即使輸入數據沒有跳變，其輸出仍會持續變化，導致錯誤調節。

CDR 鑒相器必須僅在數據發生跳變時，才根據兩輸入的相位差調整輸出；在無跳變時保持穩定。這是因為輸入比特序列具有隨機性，數據電平可能連續多個比特周期保持不變。

本文接下來將重點介紹業界廣泛使用的霍格鑒相器。

霍格鑒相器原理

圖 3　霍格鑒相器電路結構

如圖 3 所示，霍格鑒相器包含兩路處理單元：

• 第一路（FF1 + XOR1）：在時鐘上升沿對數據流采樣，并將采樣結果與延遲后的原始輸入數據進行異或，生成Up 脈沖；

• 第二路（FF2 + XOR2）：在時鐘下降沿對 FF1 的輸出進行二次采樣，再與 FF1 輸出異或，生成Down 脈沖。

Up 和 Down 兩路信號共同提供時鐘恢復所需的相位誤差信息。

第一級觸發器與異或門的作用

圖 4　霍格鑒相器第一單元的工作波形

D 觸發器在時鐘采樣邊沿捕獲輸入值并鎖存至 Q 輸出。霍格鑒相器利用這一特性，通過比較當前數據與前一次采樣值來檢測數據跳變。

假設觸發器初始狀態為邏輯高電平。在每個時鐘上升沿，觸發器更新 Q1 輸出：t1 時刻輸入為高，Q1 保持高電平；t3 時刻輸入跳變為低，Q1 隨之拉低。

輸入數據與 Q1 輸出送入 XOR1。XOR1 在數據跳變時刻開始產生脈沖，該脈沖在下一個時鐘上升沿結束。因此，脈沖寬度直接反映了輸入數據跳變沿與時鐘采樣邊沿之間的相位差。

對比圖 5 可知：當數據跳變時刻更靠近時鐘上升沿時，Up 脈沖的寬度會顯著增加。

圖 5　產生更寬 Up 脈沖的波形示例

綜上，FF1 + XOR1 可檢測輸入數據的每次跳變，并生成寬度與相位誤差成正比的 Up 脈沖。

第二級觸發器與異或門的作用

圖 6　霍格鑒相器第二單元的工作波形

第二路（FF2 + XOR2）同樣在每次數據跳變時產生脈沖，但其脈沖寬度固定。由于前級 FF1 的跳變發生在時鐘上升沿，而 FF2 在下降沿采樣，因此 A 節點的跳變始終比 FF2 采樣邊沿提前半個時鐘周期。故 Down 脈沖的寬度恒定為半個時鐘周期。

鑒相器最終輸出

相位誤差通過比較 Up 脈沖和 Down 脈沖的寬度來確定。具體方法是計算Up - Down信號并進行積分，從而得到反映相位誤差的控制電壓。實際電路中，這一功能通常由電荷泵（charge pump）實現。

圖 7霍格鑒相器整體輸出波形示例

在圖 7 所示情況下，Up 脈沖寬度小于 Down 脈沖，導致 Up - Down 的平均值為負，環路積分器輸出逐漸下降。

當數據跳變嚴格對準時鐘下降沿（即鎖定時）時，Up 脈沖寬度等于半個時鐘周期，此時 Up - Down 的平均值為零，積分器輸出保持穩定（見圖 8）。

圖 8鎖相狀態下的霍格鑒相器工作波形

此時，時鐘采樣邊沿精確位于每個比特的中心位置。雖然積分器輸出存在小幅波動，但其凈值不變。當數據進入連碼（無跳變）時，鑒相器會維持之前的輸出，這一特性對 CDR 非常有利。

總結

本文詳細說明了霍格鑒相器的工作原理及其在 CDR 中的應用價值。盡管它應用廣泛，但仍存在一些固有局限（如對時鐘占空比敏感、翻轉器延遲影響等）。在后續文章中，我們將分析這些問題，并介紹能夠克服這些缺點的其他鑒相器架構。

原文

https://www.allaboutcircuits.com/technical-articles/operation-of-a-linear-phase-detector-for-clock-and-data-recovery

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