功能裸片成功產出！三星 DRAM 重大工藝突破！

長期以來，DRAM 行業一直依賴 10nm 工藝技術來生產集成電路。10nm DRAM 技術包括 1x、1y、1x、1a、1b、1c 和 1d 等。現在，三星正在研發一種全新的 10a DRAM 工藝技術，其制程低于官方定義的“10nm”限制。業內專家分析，其實際電路線寬僅為 9.5~9.7 納米。

據韓國媒體報道，三星電子已生產出全球首顆個位數納米級DRAM工作芯片。該公司計劃根據該工作芯片調整工藝條件，以迅速提高良率。

據業界 24 日消息，三星電子上月量產搭載 10a 工藝的晶圓后，在裸片特性檢測環節，確認產出了可正常工作的功能裸片。這也是業界首次將 4F2 方形單元結構與垂直溝道晶體管（VCT）工藝落地應用的成果。

功能裸片，指從晶圓切割后的芯片（裸片）中，完全符合設計規格、可正常運行的良品芯片。在芯片研發階段，成功產出功能裸片，意味著整體設計邏輯與工藝路線驗證成立。后續將正式進入良率提升、可靠性驗證等量產前置環節。

三星電子規劃：今年完成 10a 工藝 DRAM 研發，明年開展品質測試，2028 年導入量產產線。據悉，三星計劃將 4F2 方形單元、VCT 兩大核心技術，連續應用于10a、10b、10c三代工藝；從 10d 節點開始，全面轉向3D 堆疊 DRAM架構。

業內人士表示：“此前業內普遍擔憂 10a 工藝研發失敗，三星電子還額外組建了備用團隊，同步研發傳統架構的下一代 DRAM 作為兜底方案。如今功能裸片順利落地，意味著這條全新技術路線的研發與量產進程將全面提速。”

本次 10a 工藝研發風險極高，核心原因在于：一次性落地 4F2 單元、VCT 垂直晶體管兩大顛覆性新技術。

在此之前，主流 DRAM 單元面積統一為6F2規格。10a 工藝將單元面積壓縮至4F2：傳統 6F2 單元為 3F×2F 的長方形結構；4F2 全新單元為 2F×2F 正方形緊湊結構。同等芯片尺寸下，4F2 架構理論可集成 30%~50%更多存儲單元，在容量、傳輸速率、功耗控制上全面占優。

6F2 與 4F2 存儲單元面積對比

三星通過混合鍵合技術破解了小尺寸單元的設計難題：將晶體管上方堆疊電容，周邊外圍電路單獨制作在另一塊晶圓上，通過晶圓混合鍵合工藝底層貼合封裝。

單元尺寸大幅縮小后，如何在狹小空間內合理排布柵極、溝道與電容，成為核心技術難題。三星電子為此引入VCT 垂直溝道晶體管技術，結構設計為：電容垂直堆疊在晶體管上方。傳統架構中，晶體管與電容橫向并排布局，各自占用獨立單元面積；同時，原本布置在單元周邊的感應放大器、測試電路、時序控制器、穩壓電路等各類外圍電路（PUC），改為單獨晶圓制造，依托晶圓對晶圓混合鍵合的「單元下置外圍電路（PUC）」方案集成封裝。

伴隨 4F2 單元 + VCT 架構落地，核心半導體材料也完成迭代升級：三星將晶體管溝道材料，從傳統硅（Si）替換為銦鎵鋅氧化物（IGZO）。溝道是晶體管內部電流傳輸通道，IGZO 材料可有效抑制微縮單元的漏電流，大幅提升數據保持穩定性。

Word Line材料方案目前仍未最終敲定。Word Line是 DRAM 運行中負責單元選通的關鍵布線。三星最初規劃：將現有氮化鈦（TiN）替換為低電阻鉬（Mo）材料。鉬具備低電阻率優勢，鍍膜無需額外緩沖層，同等線寬下導電通路更寬；但缺點明顯：腐蝕性強、常溫固態，量產需全面改造供氣設備與管路，工藝控制難度極高。因此，近期延長氮化鈦（TiN）沿用周期的備選方案再度被提上日程，兩種材料方案最終落地概率各占五成。

業內人士解讀：“將 VCT 垂直結構橫向堆疊拓展，就是未來 3D DRAM 的核心形態，三星此舉實則完成了 3D DRAM 的底層技術儲備。”美光、中國本土 DRAM 廠商則選擇跳過 4F2 單元與 VCT 路線，直接沖刺下一代 3D 堆疊 DRAM 架構。

美光現階段策略：依托現有平面架構設計，最大限度延緩工藝迭代壓力。國內 DRAM 企業受極紫外（EUV）光刻機進口限制，現有條件下，平面工藝微縮、線寬縮小遭遇硬性瓶頸；但行業普遍認為，效仿 3D NAND 閃存的堆疊思路，DRAM 完成 3D 化轉型后，無需 EUV 高端設備，依靠成熟老舊光刻設備也能制造先進制程產品，因此國內企業正全力加碼 3D DRAM 研發。

SK 海力士路線完全不同：暫不跟進 10a 工藝，計劃在10b 節點才批量導入 4F2 單元與 VCT 垂直晶體管技術。

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