華為麒麟芯片獲得重大突破！

今天行業最王炸的消息就是，華為正式發表了半導體領域的新定律——韜（τ）定律。

我們來分析一下，這個對全球半導體行業都有至關重要影響的新定律，究竟是什么？

丨焦點一：什么是“韜（τ）定律”？

韜（τ）定律核心在于以“時間（τ）縮微” 替代傳統摩爾定律的“幾何縮微” 。通過系統性降低時間常數（τ），為后摩爾時代的芯片性能增長開辟了一條全新路徑。

傳統的摩爾定律核心是“把晶體管做得更小”，比如把晶體管尺寸從28nm、做到7nm、3nm，這樣同樣的硅片上就能容納更多的晶體管，性能也就更強。

韜（τ）定律的核心是，已知晶體管受物理限制，體積無法無限縮小，那就想辦法讓信號在芯片里的傳遞速度變快、等待時間變短。通過架構的巧妙設計和時延的極致壓榨，實現大幅度的性能躍升。

如果我們把處理器比喻成奶茶店，以前的芯片為了做更多的奶茶，就拼命增加更多的設備和店員。但奶茶店的面積是固定的，人和設備總有塞滿的時候。而韜（τ）定律的核心就是，不再盲目往奶茶店加人、加設備了，而是要優化整個流程。比如優化操作的流程，合理分配訂單，甚至引入自動化的新設備。這樣一個店鋪人還是那么多，租金還是一樣，但出貨速度直接飆升了好幾倍。

丨焦點二：如何實現？

“韜（τ）定律”的核心內涵在于“多維協同與系統重構”，而最核心的就是“邏輯折疊”技術。

具體來說，華為這套協同體系最核心的技術主要有四個方面：

• 器件層面：通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；
• 電路層面：通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；
• 芯片層面：通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間；

• 系統層面：定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。

以前的芯片設計像建平房，所有晶體管都密密麻麻地鋪在一個平面上。但隨著技術發展，房子建得太滿，土地（晶圓面積）不夠用了。

于是工程師就想辦法把原本平鋪的電路“折疊”起來。這就像原本的平房變成了樓房（如3D IC、垂直堆疊晶體管/CFET技術），可以使用的面積就更大了，能住的人也就更多了。通過空間上的垂直利用，打破了芯片二維平面的面積限制。

丨焦點四：邏輯折疊的好處是什么？

首先當然就是能夠實現晶體管密度的提升。同樣的晶圓尺寸下，通過邏輯折疊技術能夠堆下更多的晶體管數量。

由于“平房變樓房”，對于晶體管尺寸的要求也變低了。也客觀上降低了對于光刻機精度的依賴，更有利于發揮國內自主封裝的優勢。

另外，邏輯折疊還能夠縮短關鍵路徑的走線，降低負載和時延。之前原本很遠的B點，現在可能直接被折疊到A點上方。以前需要“修高速”，現在直接“坐電梯”。走線長度大減，效率更高，延遲更低，性能自然也就越強。

丨焦點五：性能提升幅度有多大？

華為官方預估。預計到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

這是什么概念？

根據臺積電和Intel對埃米級（Angstrom）工藝的規劃，1.4納米工藝下的晶體管密度將達到驚人的 每平方毫米 10億到15億個。也就是說，到2031年，如果該技術成功落地，相同大小的芯片內能塞進的晶體管數量是目前的4到5倍。

這個提升相當于在不縮小單顆晶體管體積的前提下，通過像邏輯折疊技術，在同樣大小的芯片里塞進了4到5倍的晶體管數量。在架構優化配合下，同等功耗下的芯片計算性能預計會有 300%以上的提升。

丨焦點六：什么時候量產？

你手上的華為手機，很有可能已經用上了上面提到的一些些技術。

根據華為官方的說法，在過去六年時間內，基于韜(τ)定律，華為已成功設計并量產了381款芯片。其中已經部分運用到了前面提到的技術。

另外，華為還宣布2026年秋季面世的麒麟芯片，將率先采用邏輯折疊技術，性能大幅提升。這里的新麒麟芯片應該就是今年秋季Mate90系列搭載的新麒麟芯片。

丨焦點七：有什么實際意義？

第一個好處當然就是讓未來的華為手機、平板、PC的擁有比現在更強的性能提升。尤其是接下來AI應用的全面爆發，將一舉解決端側算力不足的問題。有了充沛的性能，后續華為的端側設備就能夠做更多的事情。

更關鍵的是，韜（τ）定律繞過了光刻機的物理極限，實現性能、功耗的大幅度躍升。這將給全球的半導體行業帶來新的可能性，絕對是具有里程碑意義的新突破。