北京
PCI-SIG 周三正式發布 PCIe 8.0 Draft 0.5 規范，這是 PCIe 8.0 首個完整規范版本，也是新一代 PCIe 標準研發過程中的重要里程碑。
Draft 0.5 首次完整確定 PCIe 8.0 的核心架構與主要技術路線，PCI-SIG 成員廠商現已可基于該版本啟動前期原型驗證、架構設計以及 IP 開發工作，并提交后續技術提案。
根據當前規范，PCIe 8.0 將繼續維持 256GT/s 目標傳輸速率，在 x16 配置下，雙向帶寬可達到 1TB/s。
PCIe 8.0 Draft 0.5 已基本覆蓋規范主要組成部分，包括電氣層、邏輯層、協議層、兼容性以及軟件支持等關鍵內容。
目前 PCI-SIG 已基本鎖定 PCIe 8.0 的核心技術方案，包括：
256GT/s 目標碼率
PAM4 信號機制
FEC（前向糾錯）
Flit Mode 編碼
協議層帶寬優化
向后兼容機制
新一代連接器方案
不過，Draft 0.5 仍不是最終正式版本，目前部分電氣參數、鏈路訓練機制以及協議細節后續仍可能繼續調整和優化。
對于產業鏈而言，Draft 0.5 的發布意味著 PCIe 8.0 已進入實際研發階段。AMD、Intel、NVIDIA 等平臺廠商，以及 IP、SerDes、PHY 廠商，均可提前展開原型驗證與架構開發，同時為后續規范變動保留兼容空間。
現階段最關鍵的一點是：PCIe 8.0 規范主體已經基本成熟，整個產業鏈終于可以正式啟動下一代高速互聯產品研發。
此次公告中另一個值得關注的點是，PCI-SIG 仍在持續評估新一代連接器技術，這實際上也意味著：現有銅互聯物理層已經越來越接近極限。
對于 PCIe 5.0 和 PCIe 6.0 而言，鏈路損耗預算（loss budget）、串擾（crosstalk）以及反射（reflection）問題就已經成為高速傳輸中的核心挑戰；而到了 PCIe 8.0 的 256GT/s 時代——這一速率甚至已經超出目前所有銅互聯標準曾達到的水平——相關問題很可能進一步演變成“噩夢級”難題。
在如此高的傳輸速率下，傳統 PCIe 插槽以及主板走線結構，可能已經無法在不過度增加均衡功耗（equalization）或 FEC 延遲的情況下，繼續維持足夠的信號完整性。
因此，PCI-SIG 后續可能會重新設計 PCIe 插槽結構，例如采用更高規格材料、更嚴格的制造公差，或者再次縮短電氣鏈路長度，并增加鏈路中的 redriver 數量，以維持高速信號質量。
不過，由于 PCI-SIG 仍希望保持 PCIe 一貫的向后兼容特性，因此短期內預計不會在連接器層面出現過于激進的大改動。
隨著 Draft 0.5 版本發布，PCIe 8.0 標準也將繼續朝著 2028 年最終定稿目標推進。
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