河南
快科技5月29日消息，日前在 IEEE 2026 國(guó)際電路系統(tǒng)研討會(huì)（ISCAS 2026）上，華為半導(dǎo)體總裁何庭波正式發(fā)布韜 (τ) 定律，為全球半導(dǎo)體及電子產(chǎn)業(yè)發(fā)展提出全新演進(jìn)思路。
據(jù)她介紹，韜 (τ) 定律核心是用時(shí)間 (τ) 縮微取代傳統(tǒng)的幾何縮微，成為半導(dǎo)體與電子系統(tǒng)迭代的新指導(dǎo)方向。依托邏輯折疊等創(chuàng)新技術(shù)，這項(xiàng)理論能夠持續(xù)壓縮信號(hào)傳輸時(shí)延、提升晶體管密度，支撐產(chǎn)業(yè)長(zhǎng)期發(fā)展。
其中，利用芯片堆疊技術(shù)繞開先進(jìn)制程瓶頸的思路，更是在市場(chǎng)上引發(fā)廣泛熱議。
據(jù)悉，邏輯折疊（ LogicFolding）是華為韜定律的一項(xiàng)核心技術(shù)，它將原本平鋪在二維平面上的電路，通過三維立體折疊和垂直互連"堆疊"起來，使關(guān)鍵路徑走線長(zhǎng)度縮短50%-80%，大幅降低了信號(hào)傳播的RC負(fù)載。
根據(jù)官方實(shí)測(cè)顯示，相比麒麟9030 pro，麒麟2026的晶體管密度大幅提升了53.5%，達(dá)到了的238MTr/平方毫米，這意味著每平方毫米的芯片面積上，可以集成2.38億個(gè)晶體管，理論上與Intel 18A工藝持平，接近初代臺(tái)積電3nm。
針對(duì)華為這套全新技術(shù)方向，英偉達(dá)CEO黃仁勛于5月28日表態(tài)稱，"這對(duì)華為來說是突破，但對(duì)臺(tái)積電并不是威脅"，他認(rèn)為臺(tái)積電和臺(tái)灣發(fā)展3D封裝與芯片堆疊技術(shù)領(lǐng)先長(zhǎng)達(dá)10年。
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