存儲、代工、設備龍頭，集體殺入混合鍵合

“混合鍵合”——這四個字，似乎正在成為半導體巨頭們心照不宣的下一張王牌。

晶圓代工、存儲芯片、設備龍頭，三家看似賽道不同，路線圖上卻同時標出了同一個方向。臺積電、三星、SK海力士、ASML…誰都不敢掉隊。

那么問題來了，為什么所有頂尖玩家，都在悄悄布局這項技術？答案很簡單——當摩爾定律步履蹣跚，先進封裝的突破口，恰好處在“混合鍵合”這一環。

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混合鍵合的牌局，已經發牌了

早在2024年混合鍵合技術的熱度便居高不下，而近期其熱度再度升溫，則得益于 SK 海力士的最新規劃：在下一代 HBM4 中正式采用這項技術。

在4月28日于首爾舉行的一場半導體會議上，SK海力士技術負責人金鐘勛（Kim Jong-hoon）透露，公司應用于HBM的混合鍵合技術良率較兩年前已顯著提升，12層堆疊產品的驗證工作已經完成，目前正致力于提升大規模生產的產量。

業內人士預計，混合鍵合技術將從HBM4開始引入。隨著16層HBM產品進入商業化階段，這項技術可能會從今年下半年或明年開始逐步部署。在此前的產品規劃中，混合鍵合作為HBM5的必需技術。

根據機構Yole的統計及預測，2020年全球混合鍵合設備市場規模達到3.2億美元，預計2027年D2W/W2W市場規模將分別攀升至2.3億/5.1億美元，年復合增長率（CAGR）達69%/16%，遠超半導體行業整體增速，凸顯該領域強勁增長潛力。

那么為什么混合鍵合技術如此重要？

混合鍵合，或稱為Hybrid Bonding，是一種先進的半導體封裝技術，可實現芯片間銅-銅和氧化物-氧化物的直接連接，無需微凸塊（Micro-bump）的輔助結構，從而實現電路的互聯。這種方法顯著提高了互連密度、電氣性能和優異的熱效率，使其成為下一代半導體器件制造的關鍵技術。

混合鍵合工藝從晶圓的表面處理開始，晶圓經過化學機械平坦化（CMP）以獲得超平坦的表面。此步驟確保銅和氧化硅層都得到充分的暴露以進行鍵合。表面準備好后，晶圓被精確地面對面對準。鍵合可以在室溫下進行，但通常會進行退火步驟以加強金屬間的連接，從而形成堅固且高度可靠的互連。

目前該技術主要分為D2W/W2W兩種類型, 分別對于小尺寸/大尺寸芯片具有成本的優勢；晶圓對晶圓（wafer-to-wafer）鍵合遵循類似的流程，但省去了其中一個晶圓的切割和清潔步驟，降低了污染風險并提高了效率，晶圓對晶圓鍵合大規模應用在圖像傳感器CIS和3D NAND存儲器的制造工藝中。而在芯片對晶圓（die-to-wafer）混合鍵合中，單個芯片被切割并清潔以去除污染物，然后被翻轉并對準到目標晶圓上。通過等離子體活化技術改變表面特性來增強粘附力，確保鍵合牢固且無缺陷。這種工藝比晶圓間鍵合更加困難，但這種工藝變化對于邏輯和HBM很有意義。

目前，傳統的互聯技術包括引線鍵合、倒裝芯片鍵合和硅通孔（TSV）鍵合等，然而就當下來看，這些技術各自面臨著不同的局限。

傳統引線鍵合技術通過金屬引線實現芯片與基板的電氣連接，這種方法雖然成本低廉且工藝成熟，但受限于引線長度和布局方式，信號傳輸路徑較長，難以滿足高性能計算芯片的需求。

倒裝芯片鍵合技術通過在整個芯片正面布置錫球/銅柱凸塊，連接密度提升的同時還縮短了信號傳輸路徑，被廣泛應用于CPU、GPU和高速DRAM芯片的封裝。不過，當凸點間距縮小到40μm以下時，傳統回流焊工藝會出現翹曲和精度問題。

硅通孔技術是通過在硅片內制作垂直貫通孔，填充金屬（如銅或鎢）實現電氣互聯的工藝。與傳統的水平布線方式相比，TSV技術大幅縮短了芯片間的信號傳輸路徑，為系統小型化、高性能和低功耗提供了可能性。不過硅通孔技術的制造成本較高，工藝復雜性也要高出不少。

針對傳統TSV+微凸點等工藝的諸多痛點，混合鍵合技術的應用提供了有效的解決方向，從性能到結構對HBM工藝進行了全面優化與提升。其中在性能提升上，最突出的一點就是互連密度的飛躍——它將互連間距壓縮至10μm以下，較傳統工藝密度提升15倍。結構優化上，現階段采用TSV與Cu-Cu互連結合的混合架構，兼顧兼容性與性能；未來將實現全混合鍵合，徹底取消TSV，通過100% Cu-Cu互連實現16層以上堆疊。此外，它還能減少87%的TSV互連面積，大幅提升空間利用率，完美適配HBM向高密度、高帶寬、低功耗升級的核心需求，成為AI時代HBM突破發展瓶頸的關鍵支撐。

三星也對混合鍵合表現出極高熱情。其在12層堆疊HBM前使用熱壓鍵合，而確認混合鍵合對16堆疊HBM必不可少。通過縮小芯片間距，可在775微米內安裝17個芯片。在HBM路線圖上，三星計劃2025年生產16層堆疊的HBM4樣品，2026年量產。2024年4月，其已用子公司Semes的混合鍵合設備生產出運行正常的16層堆疊HBM樣品。并計劃最快從HBM4E 16層堆疊開始應用該技術，目前正處于樣品測試階段。

三星電子常務金大祐提到，16層堆疊HBM發熱問題難控，故開始嘗試混合鍵合，而HBM4E能否商用化需考量市場接受度和投資成本。此外，三星還籌備定制化HBM業務，收到大量咨詢，正開發有自身特色的產品。

另一家DRAM大廠美光此前在COMPUTEX 2024記者會上表示，公司也正著手開發HBM4，會考慮采用包括混合鍵合在內等相關技術，目前一切都在研究中。

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混合鍵合，救火3D NAND

不止HBM，3D NAND作為存儲領域的核心支柱，正面臨著與HBM相似的“迭代困境”。

當前存儲行業中，平面 NAND 早已淘汰，3D NAND 成為主流，而堆疊層數的邊際效益持續遞減。若沒有架構革新，傳統 3D NAND 很快會抵達物理上限，面臨技術停滯。

混合鍵合通過集成模式重構，為 3D NAND 開辟全新升級路徑。在未來較長周期內，混合鍵合可持續適配 400 層、500 層乃至更高階堆疊產品，延緩新型存儲架構的替代節奏，保障存儲產業迭代的平穩過渡。

據悉，三星電子計劃自2026年3月起建設V10 NAND生產線。按照規劃，將于3月引進設備，上半年內完成產線搭建，經過試生產和穩定性測試后，于10月啟動正式量產。相關投資計劃預計在今年下半年正式啟動。這是三星電子首次明確披露V10 NAND的量產計劃。

此前，三星電子已與長江存儲達成了關于3D NAND混合鍵合技術的專利許可合作。從第10代V-NAND起采用該公司的專利技術，特別是在“混合鍵合”這一前沿技術領域。

值得注意的是，這家公司早在四年前就已率先將混合鍵合技術應用于3D NAND的制造領域，并將其命名為“晶棧（Xtacking）”。在此期間，該公司還建立了全面而完善的專利體系，為技術的廣泛應用奠定了堅實基礎。

入局混合鍵合技術的，不止存儲龍頭，晶圓代工龍頭臺積電、英特爾早已進行相關技術的開發，設備龍頭ASML也在積極推進該技術的布局。

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混合鍵合，龍頭云集

晶圓代工龍頭-臺積電、英特爾

臺積電的3D封裝SoIC就是使用的混合鍵合技術。目前，SoIC-X（無凸塊）用于特定應用，例如 AMD 的 CPU 3D V 緩存技術，以及他們的 Instinct MI300 系列 AI 產品。

AMD公開數據，相較微凸塊，3D V-Cache混合鍵合加上TSV，讓芯片接點密度提升15倍，互聯能效超過三倍。當芯片連接間距低于10μm，混合鍵合就能發揮優勢，也能將同質和異質小芯片集成到單個類似SoC的芯片，完成芯片更小與更輕薄的目標，集成至先進CoWoS和InFO解決方案。

近日，在圣克拉拉舉辦的2026 年北美技術論壇上公布的最新 SoIC 路線圖顯示，臺積電將從當前的6μm互連間距，在 2029 年推進至4.5μm。臺積電宣布A14-on-A14 SoIC計劃于2029 年量產，其晶粒間 I/O 密度較N2-on-N2 SoIC再提升1.8 倍。

英特爾也早早入局了混合鍵合技術，早在2020年就發布了其混合鍵合技術。隨后在2024 年 IEEE 電子元件與技術會議（IEEE/ECTC 2024）上，英特爾、華盛頓州立大學、亞利桑那州立大學與應用材料公司聯合發表了至少五篇關于混合鍵合（HB）的論文。在文獻中，英特爾發布了題為《鍵合間距＜3 μm 的芯片-晶圓混合鍵合三維異質集成》的研究成果，針對3 μm 及以下間距的芯片-晶圓混合鍵合（C2W HB）開展了系統性研究。

設備龍頭-ASML

據韓媒 The Elec近日報道，ASML 可能正在研發晶圓對晶圓（Wafer to Wafer，W2W）混合鍵合設備。

據報道，仁荷大學制造創新研究生院教授 Joo Seung-hwan 在首爾的先進封裝技術會議表示，從 ASML 申請的專利來看，公司似乎正在將其核心光刻平臺Twinscan 應用于 W2W 混合鍵合設備。

作為參考，Twinscan 是 ASML 的旗艦光刻平臺，首次出貨于 2001 年。其擁有兩個晶圓臺模塊，第一個晶圓臺可進行曝光，通過光刻形成電路圖案；第二個晶圓臺則可以同時裝載、對準并準備下一塊晶圓，大幅度縮短晶圓制造時間。

該教授在會議中強調，韓國廠商需要為 W2W 混合鍵合技術做好準備。近期受西門子、韓華精密機械和韓美半導體等公司主要集中在晶粒對晶圓（D2W）鍵合機。他指出，D2W 僅占整體混合鍵合市場的一小部分，韓國廠商應積極探索進入更大、更具戰略意義的 W2W 市場。