臺積電先進封裝路線圖

公眾號記得加星標(biāo)??，第一時間看推送不會錯過。

人工智能的迅猛發(fā)展正在從根本上重塑計算架構(gòu)。隨著人工智能模型參數(shù)規(guī)模達到數(shù)萬億級，傳統(tǒng)的性能提升方法已不再適用。取而代之的是，業(yè)界正步入一個新時代，系統(tǒng)級創(chuàng)新、先進封裝和3D集成正成為推動進步的主要動力。這種轉(zhuǎn)變反映了計算領(lǐng)域更廣泛的變革，性能提升越來越取決于整個系統(tǒng)的設(shè)計和集成水平，而非單個晶體管的尺寸大小。

人工智能計算需求正呈指數(shù)級增長，導(dǎo)致所需性能與傳統(tǒng)硅芯片擴展能力之間的差距日益擴大。彌合這一差距需要超越芯片本身的創(chuàng)新。最重要的轉(zhuǎn)變在于，人工智能性能如今不再僅僅取決于硅芯片，而是取決于系統(tǒng)層面。未來的性能提升將取決于計算、內(nèi)存、互連和電源系統(tǒng)如何有效地集成到一個統(tǒng)一的整體中。這標(biāo)志著從以器件為中心的優(yōu)化向全棧協(xié)同設(shè)計轉(zhuǎn)變，其影響范圍從晶體管技術(shù)一直延伸到數(shù)據(jù)中心架構(gòu)。

現(xiàn)代人工智能系統(tǒng)面臨的關(guān)鍵瓶頸不再是計算，而是數(shù)據(jù)傳輸。跨芯片傳輸數(shù)據(jù)所需的能量可能比在單個芯片內(nèi)傳輸數(shù)據(jù)高出50倍。同時，數(shù)據(jù)傳輸會占用系統(tǒng)的大部分資源，通信延遲會顯著降低加速器的利用率。這種轉(zhuǎn)變使得互連效率成為設(shè)計的核心優(yōu)先事項。提高帶寬、降低延遲和最小化每比特能耗，對于釋放系統(tǒng)整體性能至關(guān)重要。

隨著人工智能模型規(guī)模的不斷擴大，內(nèi)存需求增長速度甚至超過了計算能力的增長速度。諸如長上下文處理和多模態(tài)人工智能等新興工作負載，正推動內(nèi)存容量和帶寬需求呈指數(shù)級增長。系統(tǒng)正從千兆字節(jié)級內(nèi)存配置過渡到太兆字節(jié)級配置，同時對延遲的要求也越來越低。然而，內(nèi)存技術(shù)的進步速度卻不及計算技術(shù)，導(dǎo)致這種不平衡日益加劇。因此，克服這一“內(nèi)存瓶頸”對于人工智能的持續(xù)發(fā)展至關(guān)重要，這也推動了高帶寬內(nèi)存和內(nèi)存集成策略的快速創(chuàng)新。

計算密度的提升，特別是3D堆疊技術(shù)的應(yīng)用，導(dǎo)致了功率密度和發(fā)熱量的相應(yīng)增加。這些因素正迅速成為人工智能系統(tǒng)擴展的限制因素。如果供電、能效和散熱方面沒有顯著進步，性能的提升將無法持續(xù)。因此，功率和散熱不再是次要因素，而是系統(tǒng)設(shè)計和整體性能的核心所在。

為了應(yīng)對這些挑戰(zhàn)，先進的3D結(jié)構(gòu)技術(shù)正成為下一代人工智能系統(tǒng)的基礎(chǔ)。這些技術(shù)能夠?qū)⒍鄠€芯片和組件集成到高效、高性能的系統(tǒng)中。諸如3D芯片堆疊等創(chuàng)新技術(shù)顯著提高了互連密度，從而減少了數(shù)據(jù)傳輸距離和能耗。先進的封裝平臺使得邏輯電路和存儲器能夠緊密集成，從而實現(xiàn)帶寬和容量的大幅擴展。與此同時，高帶寬存儲器也在不斷發(fā)展，提供更高的吞吐量和更佳的能效。這些進步共同作用，使封裝不再僅僅是輔助技術(shù)，而是成為系統(tǒng)性能的主要驅(qū)動力。

著電氣互連技術(shù)接近其物理極限，共封裝光器件正成為高速數(shù)據(jù)傳輸?shù)囊环N極具前景的解決方案。通過將光子技術(shù)直接集成到計算硬件中，這種方法能夠顯著提高電源效率并降低延遲。此外，它還為數(shù)據(jù)中心網(wǎng)絡(luò)提供了一條可擴展的發(fā)展路徑，滿足日益增長的對更高帶寬和更低能耗的需求。這一發(fā)展趨勢預(yù)示著光技術(shù)將作為未來人工智能基礎(chǔ)設(shè)施的關(guān)鍵推動因素，其應(yīng)用范圍正在不斷擴大。

展望未來，系統(tǒng)集成正朝著晶圓級架構(gòu)發(fā)展，在這種架構(gòu)中，整個系統(tǒng)構(gòu)建在單個基板上。這種方法能夠?qū)崿F(xiàn)前所未有的集成密度，同時降低傳統(tǒng)互連帶來的開銷。通過最大限度地縮短通信距離并提高效率，晶圓級集成為突破傳統(tǒng)封裝方法的限制，擴展人工智能性能提供了一條強有力的途徑。

隨著人工智能系統(tǒng)日益復(fù)雜，孤立地優(yōu)化各個組件已不再足夠。業(yè)界正越來越多地采用系統(tǒng)技術(shù)協(xié)同優(yōu)化（System Technology Co-Optimization）方法，該方法同時考慮芯片設(shè)計、封裝、互連、電源供應(yīng)和散熱性能。這種整體方法確保系統(tǒng)的所有部分都能高效協(xié)同工作，從而提升整體性能和能效。它代表著硬件系統(tǒng)構(gòu)思和開發(fā)方式的根本性轉(zhuǎn)變。

人工智能硬件的未來不再僅僅取決于硅芯片的規(guī)模化。相反，它將由封裝、互連、存儲系統(tǒng)和能效方面的進步共同塑造，而所有這些進步都將通過系統(tǒng)級設(shè)計整合起來。在這種新范式下，系統(tǒng)本身成為創(chuàng)新的核心單元。成功取決于跨多個領(lǐng)域進行整合并實現(xiàn)整體優(yōu)化的能力。隨著這一變革的持續(xù)推進，顯而易見，“系統(tǒng)”實際上已經(jīng)變成了新的芯片，重新定義了人工智能時代性能的實現(xiàn)方式。

臺積電的SoIC路線圖

隨著先進封裝技術(shù)在人工智能和高性能計算設(shè)計中發(fā)揮越來越重要的作用，臺積電正朝著更精細的互連間距和更緊密的集成方向推進其 3D 芯片堆疊路線圖。

臺積電在圣克拉拉舉行的 2026 年北美技術(shù)研討會后發(fā)布了更新后的 SoIC 路線圖，指出其間距將從目前的 6 微米縮小到 2029 年的 4.5 微米。這一方向至關(guān)重要，因為混合鍵合芯片堆疊的間距縮小直接影響芯片之間可放置的垂直互連數(shù)量。

臺積電在2026年北美技術(shù)研討會上另行宣布，A14-to-A14 SoIC將于2029年投入量產(chǎn)，其芯片間I/O密度比N2-on-N2 SoIC高1.8倍。該公司將這項技術(shù)定位為其更廣泛的3DFabric先進封裝系列的一部分，該系列還包括CoWoS和InFO。

臺積電SoIC路線圖超越了橫向擴展

SoIC，即系統(tǒng)級芯片，是臺積電用于異構(gòu)芯片集成的3D堆疊技術(shù)。在其3DFabric技術(shù)頁面上，臺積電將SoIC描述為一種超高密度垂直堆疊技術(shù)，旨在縮小尺寸、提高性能并降低電阻、電感和電容。

從背對背堆疊到面對面堆疊是關(guān)鍵的技術(shù)變革。在背對背設(shè)計中，信號仍然需要經(jīng)過更復(fù)雜的路徑，包括下芯片中的硅通孔。而在面對面堆疊中，兩個芯片的有源金屬層直接對齊，并通過混合銅鍵合連接，從而縮短了芯片間的傳輸路徑。

據(jù)Tom's Hardware報道，博通公司指出，背對背堆疊的實際信號密度約為 1500 個信號/平方毫米，而面對面堆疊的信號密度則高達 14000 個信號/平方毫米。實際優(yōu)勢在于堆疊芯片間更高的帶寬和更低的延遲，但散熱和制造方面的挑戰(zhàn)依然存在。

富士通莫納卡對臺積電的SoIC路線圖進行了早期測試

富士通的Monaka處理器是首批有望受益于面對面芯片堆疊技術(shù)的高端系統(tǒng)之一。博通公司在2月份表示，已開始出貨一款基于其3.5D XDSiP平臺的2納米定制計算SoC，該平臺結(jié)合了2.5D集成和3D IC堆疊技術(shù)，并采用了面對面堆疊工藝。

該平臺正被用于富士通的Monaka計劃，博通表示，它允許計算、內(nèi)存和網(wǎng)絡(luò)I/O在一個緊湊的封裝中獨立擴展。此前，eeNews Europe曾報道過博通的3.5D平臺與富士通Monaka計劃的關(guān)聯(lián)。

Monaka處理器面向人工智能和高性能計算工作負載，此前eeNews Europe的報道指出，富士通正在使用Armv9-A架構(gòu)，并針對機器學(xué)習(xí)和人工智能工作負載擴展SVE2功能。該處理器預(yù)計將于2027年上市，屆時將接近首批商用系統(tǒng)，這些系統(tǒng)將檢驗高密度面對面芯片堆疊技術(shù)能否從路線圖階段過渡到實際生產(chǎn)階段。

封裝成為規(guī)模化發(fā)展的引擎

臺積電的SoIC路線圖與更廣泛的行業(yè)變革相契合。隨著前端工藝改進成本越來越高且難度越來越大，代工廠和芯片設(shè)計人員正將更多性能提升工作轉(zhuǎn)移到封裝環(huán)節(jié)：更大的中介層、更密集的芯片間鏈路、堆疊式緩存、HBM集成以及共封裝光學(xué)器件。

臺積電的2029年目標(biāo)并不意味著所有先進處理器都會采用密度最高的SOIC封裝方案。成本、良率、散熱限制和設(shè)計復(fù)雜性仍然會決定最終的采用情況。但該路線圖表明，臺積電將垂直整合視為其先進節(jié)點戰(zhàn)略的核心組成部分，而非一種小眾封裝選項。

（來源：編譯自semiwiki）

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個人觀點，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達一種不同的觀點，不代表半導(dǎo)體行業(yè)觀察對該觀點贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

今天是《半導(dǎo)體行業(yè)觀察》為您分享的第4392內(nèi)容，歡迎關(guān)注。

加星標(biāo)??第一時間看推送

求推薦