TSV，太難了

隨著TSV尺寸不斷微縮，其制造成本持續攀升，缺陷率也隨之上升。

硅通孔（TSV）為高帶寬內存堆棧中的DRAM晶粒、硅中介層以及新一代3D芯片堆棧提供關鍵互連通道。但隨著TSV尺寸不斷微縮，其制造成本持續攀升，缺陷率也隨之上升。

TSV是集成MEMS、射頻芯片、模擬集成電路、GPU 等器件的必要技術。它能夠提升單顆晶粒性能，并作為高頻電信號的垂直傳輸通路，從而優化多晶粒系統表現。然而，隨著整體器件密度提升，TSV密度也同步增加，進而要求通孔間距更小、TSV尺寸更微縮、微凸點更小。這可能引發信號完整性問題，需要采用全新屏蔽方案，并加速向混合鍵合技術演進。

目前，僅有少數廠商具備先進封裝與系統集成能力。受此影響，本輪AI熱潮已導致HBM及其他主流存儲芯片供應短缺，而用于制造搭載TSV的 2.5D/3D 系統所需的先進封裝產能，增速遠跟不上需求爆發節奏。

TSV可在制造流程的前段、中段或后段完成制作，這通常決定了由哪一方整合相關工藝。例如，日月光、安靠等 OSAT 廠商通常采用TSV后段工藝（TSV Reveal），而臺積電、三星等晶圓代工業者則采用TSV前段與中段工藝（前道工藝之后）。英特爾代工服務則同時在硅中介層與嵌入式芯片平臺中集成TSV技術。

TSV的特征尺寸跨度極大。在2nm及以下先進工藝中，納米TSV（尺寸小于 100nm）用于連接電源軌與晶體管，更高效地為器件供電。而在另一極端，硅中介層中的TSV直徑可達10微米及以上，貫穿減薄后的硅晶圓，并通過焊料凸點與上方芯片或下方PCB連接。

TSV對機械應力較為敏感，需要設置禁布區（Keep-out Zone），限制通孔的排布間距。在這種高深寬比結構中易產生孔洞、接縫等缺陷，需要通過優化刻蝕與電鍍工藝保障高良率與長期可靠性。

梳理其工藝流程即可看出TSV制造難度之高，以及降本的可行方向。

TSV：特殊的銅互連結構

硅通孔技術大約誕生于20年前，由東芝率先在CMOS圖像傳感器中實現應用，爾必達則將TSV導入智能手機用 DRAM 產品。在當時，TSV相比傳統引線鍵合與倒裝凸點，能提供更優異的連接性能。由于不會增大封裝體積，TSV也可被視為芯片級封裝的延伸技術。

TSV逐步在 CMOS 圖像傳感器、FPGA、HBM堆棧、傳感器、MEMS/邏輯芯片、射頻模塊以及緩存/處理器堆棧中普及，未來還將用于連接光子集成電路與電子集成電路。HBM或許是TSV最受關注的應用場景，美光、SK海力士、三星等HBM廠商均自主完成相關TSV工藝。HBM內部TSV直徑通常為 2～5 微米，深度 30～60 微米。HBM廠商采用通孔中段工藝（前道器件制作后形成通孔），以此在TSV密度、成本與熱約束之間實現最優平衡。TSV以規則陣列排布，避開模擬電路與高應力區域。

硅中介層同時通過TSV實現垂直互連，通過重布線層實現水平互連。硅中介層內的TSV尺寸大于HBM所用 TSV，直徑通常為 5～20 微米，深度 80～120 微米。TSV以集群形式排布在微凸點陣列下方、布線通道、晶粒邊緣及供電區域附近。晶圓代工廠將硅中介層作為自有產品的一部分進行生產，也有廠商專門提供中介層服務，但具備先進技術能力的企業寥寥無幾。盡管如此，AI建設帶來的需求壓力已使整個供應鏈承壓，并可能在未來引發格局變革。

TSV制造流程

TSV制造的每一步都至關重要，其中數道工序難度尤為突出。隨著特征尺寸微縮，刻蝕工藝難度持續上升。在維持近乎垂直剖面的同時，將刻蝕副產物從深孔底部移除變得愈發困難。而通孔剖面直接決定后續氧化襯層、阻擋層金屬與銅籽晶層的附著與共形覆蓋效果。若薄膜在頂部出現收口，便會形成孔洞，威脅器件可靠性。

隨后通過電鍍銅填充通孔主體，理想狀態為自下而上填充，這需要對電鍍化學配方進行精密控制。填充完成后，通過化學機械拋光（CMP）去除多余銅層。最后一道關鍵工序為TSV顯露（TSV Reveal）。將晶圓粘貼在承載片上后，分粗磨、中磨、精磨三步減薄，再通過CMP處理直至通孔顯露。

安靠先進3D產品總監Rick Reed表示：“干法刻蝕對硅片損傷極小，晶體損傷有限。這是因為我們在減薄時并非只做粗磨，而是依次進行粗磨、中磨、精磨，再通過CMP完成研磨拋光。在啟動干法刻蝕前，晶圓表面已如鏡面般平整，這對保障表面質量至關重要?！?/p>

精密的TSV顯露流程包含以下環節：

• 基于博世刻蝕結果標定TSV深度（屬于盲顯露工藝）
• 均勻旋涂鍵合膠與解粘層，經烘烤、固化后將器件晶圓鍵合至承載片
• 通過粗、中、精三級研磨對硅片背面減薄，至TSV底部僅數微米距離，實現鏡面級平整度
• 分三級進行CMP平坦化
• 通過等離子體刻蝕顯露TSV
• 沉積氮化硅薄膜作為拋光終止層
• 在TSV頂部沉積厚層氧化硅
• 再次CMP處理以顯露TSV

值得注意的是，最終顯露工序是整個流程中難度最高的環節。Reed 表示：“可預見的未來內，安靠認為TSV鉆孔與填充的公差不會比現有水平更嚴苛。但如果未來對更薄硅中介層的需求使其厚度降至 50 微米以下，TSV成型公差可能需要進一步收緊以適配需求?！?/p>

刻蝕顯露后，TSV仍由氧化襯層保護，避免金屬暴露于空氣中。Reed 解釋：“初始刻蝕顯露后，TSV仍保留絕緣襯層，如同包裹銅芯的護套。隨后我們沉積氮化硅薄膜對硅進行鈍化，再沉積厚層氧化硅實現共形覆蓋，而非完全封堵 TSV。之后進入專用CMP流程，將氧化硅拋光至氮化硅終止層，最終得到與鈍化層共面平整的銅 TSV，回歸半導體行業所需的平坦化加工表面。”

在此基礎上，廠商可沉積重布線層或凸點以實現與下一層晶圓的連接，混合鍵合也是可選方案。在晶圓減薄工藝優化中，臨時鍵合材料的選擇至關重要。器件晶圓可鍵合至硅片或玻璃承載片，核心考量因素包括熱預算、解粘方式以及與氮化硅、硅、金屬等薄膜的兼容性。

Brewer Science應用經理Seth Molenhour稱：“多數先進技術傾向于采用機械與激光解粘方式，作為分離承載片與器件的最優方案。我們還需要明確器件晶圓的特征尺寸，尤其是凸起高度?；谶@些信息，結合標準熱塑性鍵合材料，即可確定所需涂覆厚度，以保護器件晶圓并完成鍵合。確保對器件特征的共形覆蓋，可形成更穩固的鍵合層，大幅降低后續工藝中出現分層的風險?！?/p>

晶圓減薄的關鍵指標為總厚度變化（TTV），即晶圓最厚與最薄處的差值。硅片通常通過激光干涉儀在數百個點位進行測量，在大批量生產中，必須保證片間與批次間的TTV穩定達標。

Brewer Science 高級應用工程師 Amit Kumar 表示：“低于 5% 的TTV對堆棧與陣列結構至關重要。若 TTV 超過 5%，可能導致鍵合不均，最終引發器件粘合力下降或分層問題。”

臨時鍵合膜與解粘膜通常通過旋涂方式沉積，低溫固化保障鍵合強度。工藝完成后，激光解粘工藝利用可穿透硅的準分子激光釋放硅承載片與器件晶圓的鍵合。解粘后的晶圓需可輕松清洗回涂膠前狀態。

硅片平整度通常優于玻璃承載片，同時可兼容沉積、CMP、刻蝕等設備的晶圓吸盤系統。

工藝流程詳解

TSV的制作首先通過光刻與刻蝕形成圓柱形空腔，后續再填充金屬。采用博世工藝的深反應離子刻蝕（DRIE）在硅襯底中制備各向異性溝槽。博世刻蝕需要通過多輪循環精確平衡刻蝕（SF6氣體）與鈍化（C4F8氣體），會在溝槽側壁形成波浪狀形貌。反應離子刻蝕工藝必須充分優化，以制備光滑通孔，實現理想的金屬臺階覆蓋率與低整體電阻。核心要求是在單片晶圓及片間實現均勻的通孔剖面與深度。

隨后通過等離子體增強化學氣相沉積（PECVD）在側壁沉積薄氧化硅襯層，防止硅片受到銅污染。接著通過物理氣相沉積（PVD）、長投 PVD 或原子層沉積（ALD），在通孔側壁與底部共形沉積 TaN、TiN 等阻擋層金屬，再沉積銅籽晶層。之后通過電化學沉積（ECD，即電鍍）實現銅的無空隙、無裂紋、無缺陷、無雜質包裹、無鑰匙孔孔洞的完全填充。最后通過CMP去除頂部多余銅層，通常還會在TSV上沉積焊料凸點，或先沉積重布線層再制作凸點。

缺陷防控

據泛林集團介紹，當前量產工藝多為低深寬比結構，而在高深寬比（深寬比＞10:1）的新一代器件中，反應離子刻蝕主要產生兩類缺陷：TSV頂部周邊缺陷與側壁條紋。“隨著TSV深寬比提升，刻蝕與鈍化的平衡更難控制，導致側壁粗糙度問題加劇。這類問題會劣化TSV金屬填充效果與器件最終電學性能。”

泛林研究顯示，通過縮短預涂層時間與降低偏置電壓，可消除TSV頂部的硅損傷；在其快速交替工藝中采用更低偏置電壓與更高腔壓，則可避免側壁條紋產生。

電鍍后銅內部若存在孔洞，會導致電阻升高、機械強度下降，甚至引發器件失效。TSV中其他需重點監控的缺陷包括圖形對準偏差、沉積不均、填充不完整等，這些問題會降低器件性能，或帶來長期可靠性風險。

安靠 Reed 表示：“硅是一種結構強度極高的材料，即便晶圓減薄后依舊十分堅固，可大幅彎折而不斷裂。但邊緣一旦存在缺陷，便會瞬間碎裂。因此，承載片晶圓減薄過程中，邊緣缺陷是行業重點關注的問題。”

應力管理

TSV工藝會因硅（2.8 ppm/℃）與銅（17 ppm/℃）的熱膨脹系數（CTE）失配產生機械應力。為避免結構失效，工程師通過大量仿真建模分析TSV制造全過程及后續熱循環中的應力分布與演變，采用拉曼光譜、X射線衍射與有限元分析（FEA）等技術測量并預測應力水平。

這種機械應力也是TSV周邊需要設置禁布區的原因，以避免應力影響有源器件性能。工程師開始采用集成機械與熱應力仿真的強化設計軟件，實現更精準的預測。為保障TSV長期可靠性，多芯片模塊需經過嚴格的應力與疲勞測試。

納米TSV

英特爾、臺積電、三星三大頭部代工廠正為2nm邏輯工藝及未來器件開發背面供電技術。在擁有約15層銅互連的先進邏輯芯片中，將供電線路與信號線路分離，背面供電網絡可降低電壓跌落與 RC 延遲，使功耗損失減少最高 30%，同時釋放正面布線資源，可采用更寬松的設計規則，節約光刻成本。

背面供電技術至少有三種實現路徑，工藝復雜度逐級提升，同時帶來更優的微縮與性能收益。最激進的方案在器件制備前，在環繞柵極鰭片之間制作納米 TSV；最保守的方案則將供電線路布設于已完成制造的器件上方；折中方案即電源通孔，將背面供電網絡與正面接觸層相連。

構建背面供電網絡的最大挑戰之一，是滿足背面與正面圖形化互連的套刻精度要求。難度源于正面晶圓經過大幅減薄與多次熱循環后易發生翹曲。

比利時微電子研究中心（Imec）近期公布一種自對準方案，采用狹縫型納米TSV與正交的首層背面金屬，實現約 100nm的套刻裕度。這種先制備納米TSV的方案還采用了介質通孔，填充 TiN/W 或鉬材料，連接正面金屬層與背面的狹縫納米TSV埋入式電源軌，提升布線靈活性。該研究表明，通過精巧的工程設計，可避免大幅增加制造成本的高階光刻校正技術。

結論

HBM廠商、頭部晶圓代工廠與OSAT企業正分別在芯片與模塊制造的不同環節提供TSV制造能力。隨著HBM中DRAM晶圓持續減薄，需要更多、更小的TSV以適配不斷增加的存儲單元數量。硅中介層的TSV布局更為多樣，其排布以互連需求為核心，而非應力釋放。廠商可設置虛擬TSV實現冗余，同時平衡機械應力與熱應力。而納米TSV則在供電線路從晶圓背面引入時，為正面/背面互連提供關鍵連接通道。

無論尺寸與應用場景如何，TSV技術都將長期存在，工程師正持續探索更具成本效益的制造方案。

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