繞過頂級(jí)EUV，晶圓一哥的底牌終于攤開

當(dāng)半導(dǎo)體行業(yè)掀起High-NA EUV光刻機(jī)搶購(gòu)熱潮時(shí)，臺(tái)積電似乎并沒有這項(xiàng)計(jì)劃，甚至表示：直至 2029 年的全系列規(guī)劃節(jié)點(diǎn)，涵蓋 A12、A13 等核心制程，均不納入High-NA EUV設(shè)備的應(yīng)用計(jì)劃。

那么，不靠這臺(tái)“光刻神器”，臺(tái)積電又將如何破解未來芯片微縮的核心難題？

01

臺(tái)積電最新路線圖：兩大賽道，三個(gè)“王炸”節(jié)點(diǎn)

當(dāng)?shù)貢r(shí)間4月22日，全球晶圓代工龍頭臺(tái)積電（TSMC）在美國(guó)加州圣塔克拉拉市舉行了2026年北美技術(shù)論壇。

臺(tái)積電業(yè)務(wù)發(fā)展及全球銷售高級(jí)副總裁兼副首席運(yùn)營(yíng)官?gòu)垥詮?qiáng)博士在會(huì)上宣布將實(shí)施新的工藝技術(shù)發(fā)布策略：每年為客戶端應(yīng)用推出一款新節(jié)點(diǎn)，每?jī)赡晖瞥鲆豢蠲嫦蚋哓?fù)載AI和高性能計(jì)算（HPC）應(yīng)用的新節(jié)點(diǎn)。

其中面向智能手機(jī)、消費(fèi)電子等客戶端的節(jié)點(diǎn)包含N2、N2P、N2U、A14、A13。這類節(jié)點(diǎn)強(qiáng)調(diào)成本、能效和IP復(fù)用，強(qiáng)大的設(shè)計(jì)兼容性至關(guān)重要，客戶可接受漸進(jìn)式改進(jìn)。

其中N2U制程是N2平臺(tái)的第三代延伸版本。N2U同樣利用DTCO技術(shù)，在N2P的基礎(chǔ)上提供進(jìn)一步優(yōu)化：在相同功耗下性能提升約3%-4%，或在相同速度下功耗降低8%-10%，邏輯密度提升2%-3%。

A14是臺(tái)積電首個(gè)非過渡型1.4納米級(jí)工藝，將于2027年底啟動(dòng)風(fēng)險(xiǎn)性試產(chǎn)，2028年下半年完成大規(guī)模量產(chǎn)。 A13工藝則被定義為A14的“光學(xué)微縮版”。它并非一次徹底的重構(gòu)，而是通過設(shè)計(jì)-技術(shù)協(xié)同優(yōu)化（DTCO），在保持與A14完全兼容的設(shè)計(jì)規(guī)則和電氣特性的前提下，實(shí)現(xiàn)約6%的面積縮減。A14、A13走兼容優(yōu)化、漸進(jìn)升級(jí)的路線，兼顧成本與能效。

面向AI/HPC數(shù)據(jù)中心的節(jié)點(diǎn)包含A16、A12。這類場(chǎng)景對(duì)算力需求極致嚴(yán)苛，技術(shù)路線以性能提升為核心，對(duì)成本敏感度相對(duì)較低，需通過顯著的技術(shù)迭代證明工藝過渡的價(jià)值。

A12將采用第二代納米片晶體管技術(shù)，并集成超級(jí)電軌（SPR）背面供電技術(shù)。該工藝專為AI（人工智能）和HPC（高性能計(jì)算）應(yīng)用場(chǎng)景打造，旨在通過在正面和背面同時(shí)進(jìn)行微縮，實(shí)現(xiàn)整體密度的顯著提升，以滿足數(shù)據(jù)中心對(duì)算力的極致渴求。

隨著A13與A12于2029年投入量產(chǎn)，這也標(biāo)志著半導(dǎo)體制造將正式跨入“亞納米”時(shí)代。值得關(guān)注的是，盡管臺(tái)積電已突破2nm以下工藝壁壘，卻遲遲未將 High-NA EUV 設(shè)備納入產(chǎn)線規(guī)劃。臺(tái)積電敢于做出這一決策的底氣何在？背后又暗藏著怎樣的產(chǎn)業(yè)邏輯？

02

對(duì)比三星、英特爾：路線不同，差距已現(xiàn)

根據(jù)三星公布的制程路線圖顯示，計(jì)劃于2027年量產(chǎn)1.4nm工藝。不過去年市場(chǎng)消息稱三星已暫時(shí)推遲從第二季度開始在平澤 2 號(hào)工廠部分建造 1.4nm 代工測(cè)試線的計(jì)劃。對(duì) 1.4nm設(shè)施的投資已推遲到去年年底或最早今年上半年。由于測(cè)試線建設(shè)的推遲，或許量產(chǎn)時(shí)間會(huì)再推遲。

關(guān)于High-NA EUV的應(yīng)用情況，三星電子于2025年3月率先安裝首臺(tái)High-NA EUV光刻機(jī)用于1.4納米芯片生產(chǎn)，同年斥資1.1萬億韓元引進(jìn)兩臺(tái)EXE:5000型號(hào)設(shè)備，計(jì)劃在2025年底和2026年初分別交付一套，用于其2nm制程的全面生產(chǎn)，其中一套將部署在華城廠區(qū)，另一套則可能部署在泰勒晶圓廠。

此外，三星還宣布啟動(dòng)1nm芯片研發(fā)，預(yù)計(jì)2029年后實(shí)現(xiàn)量產(chǎn)，旨在通過顛覆性技術(shù)突破追趕臺(tái)積電。

英特爾CEO陳立武在CES 2026期間透露，公司正大力進(jìn)軍14A（1.4nm）制程工藝，并已向部分客戶提供PDK，或已有外部客戶。值得注意的是，4月23日，馬斯克在特斯拉財(cái)報(bào)電話會(huì)上披露了TERAFAB芯片工廠項(xiàng)目的核心落地細(xì)節(jié)。該項(xiàng)目確定采用Intel 14A（1.4nm級(jí)）先進(jìn)制程工藝，計(jì)劃在2027年至2029年間建成自有產(chǎn)能并實(shí)現(xiàn)規(guī)模化量產(chǎn)。目前，雙方正就技術(shù)授權(quán)及具體合作條款進(jìn)行溝通。

根據(jù)英特爾此前晶圓代工藍(lán)圖顯示，Intel 10A（1nm制程）將于2027年底投入生產(chǎn)/開發(fā)（非量產(chǎn)），標(biāo)志著該公司首個(gè)1nm節(jié)點(diǎn)的到來。

關(guān)于High-NA EUV的應(yīng)用情況，英特爾首席財(cái)務(wù)官（CFO）David Zinsner在花旗 2025 年全球 TMT 大會(huì)上表示,下一代的Intel 14A制程技術(shù)將是英特爾為代工客戶從頭開始設(shè)計(jì)第一個(gè)尖端制造工藝，因?yàn)槠鋵⑹褂肁SML最新的0.55NA（數(shù)值孔徑）的High-NA EUV光刻機(jī)Twinscan EXE：5200B。

如此來看，三星是最早開始使用High-NA EUV光刻機(jī)的公司。

03

2nm→1.2nm，臺(tái)積電為何敢棄用High-NA EUV？

High-NA EUV是ASML推出的“下一代光刻設(shè)備”，被行業(yè)稱成“解決1nm節(jié)點(diǎn)光刻難題”的神器。這也意味著越早的使用High-NA EUV，便越早的將芯片制造的主動(dòng)權(quán)交給ASML。臺(tái)積電之所以能明確暫緩導(dǎo)入該設(shè)備，顯然已經(jīng)有了足夠的應(yīng)對(duì)辦法。

第一點(diǎn)，EUV的“二次開發(fā)”。

要知道EUV作為先進(jìn)制程的核心裝備，各晶圓廠購(gòu)入后并非簡(jiǎn)單使用，臺(tái)積電、三星、英特爾基于各自的工藝與技術(shù)儲(chǔ)備，演化出不同的技術(shù)路線。

首先，在計(jì)算光刻領(lǐng)域，臺(tái)積電率先聯(lián)合英偉達(dá)將cuLitho平臺(tái)投入生產(chǎn)，利用GPU加速將光學(xué)鄰近效應(yīng)修正（OPC）速度提升40倍以上，顯著縮短工藝迭代周期。三星則專注于OPC模型的精細(xì)化與光刻膠輪廓預(yù)測(cè)，積累了大量的核心專利。

其次，先進(jìn)工藝的制造并不只是依賴EUV 光刻機(jī)這一臺(tái)機(jī)器即可，配套的所有設(shè)備、材料等都需要進(jìn)一步升級(jí)。

有業(yè)內(nèi)人士指出，EUV光刻機(jī)相較傳統(tǒng)的深紫外（DUV）光刻機(jī)，光罩及保護(hù)膜等都須進(jìn)一步調(diào)整，保護(hù)膜一直是半導(dǎo)體制程中防止塵粒污染的關(guān)鍵保護(hù)機(jī)制。而且，進(jìn)入EUV光刻時(shí)代后，過去廣泛使用的有機(jī)Pellicle，因無法兼具透光率與穩(wěn)定性，已不再適用。目前EUV制程大多采用“無pellicle”的光罩，導(dǎo)致必須頻繁進(jìn)行圖樣檢查。 一旦發(fā)現(xiàn)缺陷，不僅需修復(fù)或重制光罩，生產(chǎn)成本也大增并降低速度。因此，包括ASML等半導(dǎo)體業(yè)者近年也投入EUV光罩保護(hù)膜的研發(fā)，但由于技術(shù)難度高，尚未實(shí)現(xiàn)量產(chǎn)。

自2019年以來，臺(tái)積電通過自身的系統(tǒng)級(jí)優(yōu)化及自研EUV光罩保護(hù)膜材料，EUV生產(chǎn)晶圓產(chǎn)量累計(jì)增加30倍，同時(shí)電力消耗也減少24%。臺(tái)積電甚至計(jì)劃改造一座200毫米工廠來專門生產(chǎn)自研EUV光罩保護(hù)膜，性能甚至超過了ASML原廠供應(yīng)的EUV光罩保護(hù)膜。

最后，多重曝光能力是另一分水嶺。據(jù)悉，所謂的四重自對(duì)準(zhǔn)曝光方案（SAQP）技術(shù)，實(shí)際上是以英特爾為首的半導(dǎo)體巨頭在十年前引進(jìn)的，并且在14納米到7納米關(guān)鍵節(jié)點(diǎn)推進(jìn)時(shí)普遍采用的臨時(shí)替代性方案。 但是由于其本身具有的高度復(fù)雜性和良率問題，導(dǎo)致英特爾馬失前蹄，被率先導(dǎo)入EUV光刻機(jī)的臺(tái)積電和三星趕超。

在7nm時(shí)代，由于EUV技術(shù)尚不成熟,臺(tái)積電便繼續(xù)使用成熟的深紫外光刻（DUV）設(shè)備，并通過多重曝光技術(shù)來實(shí)現(xiàn)精細(xì)電路。三星選擇了截然不同的路徑，在7nm節(jié)點(diǎn)就率先引入了全新的EUV設(shè)備。其初衷是用更高波長(zhǎng)的單一光源，大幅簡(jiǎn)化制造流程，從而降低復(fù)雜度和光罩?jǐn)?shù)量。因此，在多層曝光技術(shù)上，臺(tái)積電的掌握似乎更扎實(shí)一些。

第二點(diǎn)，GAAFET技術(shù)，不搶“先機(jī)”。

隨著FinFET架構(gòu)在3nm節(jié)點(diǎn)觸及物理天花板，漏電失控、性能與功耗失衡成為行業(yè)共性痛點(diǎn)，而GAAFET（環(huán)繞柵極）技術(shù)，成為延續(xù)摩爾定律的唯一路徑。但臺(tái)積電并未像三星、英特爾那樣急于搶跑，而是選擇“穩(wěn)扎穩(wěn)打”，反而實(shí)現(xiàn)了后發(fā)制人。

三星是最早官宣量產(chǎn)GAAFET的廠商，其在2022年就已宣布將在3nm節(jié)點(diǎn)引入該技術(shù)，并于2025年先于臺(tái)積電量產(chǎn)了2nm GAA器件。看似搶占了技術(shù)先機(jī)，但冒進(jìn)的布局也帶來了后遺癥：三星3nm GAA工藝良率問題頻發(fā)，性能表現(xiàn)也不及預(yù)期，導(dǎo)致谷歌、高通等客戶因良率和能效問題，將代工訂單轉(zhuǎn)交給臺(tái)積電。

英特爾將GAAFET技術(shù)命名為RibbonFET，在其18A工藝中得到第一次應(yīng)用。該制程技術(shù)已于2026年1月應(yīng)用于首款消費(fèi)級(jí)產(chǎn)品酷睿Ultra 3系列（代號(hào)Panther Lake）處理器。2026年3月，英特爾表示將考慮開放18A制程對(duì)外代工。

臺(tái)積電的策略則更為務(wù)實(shí)：在3nm制程中繼續(xù)沿用FinFET技術(shù)，核心原因是其仍有技術(shù)紅利可挖——通過工藝優(yōu)化，既能滿足市場(chǎng)對(duì)性能和功耗的需求，又能保證良率穩(wěn)定、成本可控。而GAAFET的制造難度呈指數(shù)級(jí)上升，納米片堆疊、高k/金屬柵極環(huán)繞、刻蝕與沉積精度要求遠(yuǎn)超F(xiàn)inFET，不僅良率爬坡慢，更會(huì)大幅增加生產(chǎn)成本。這種“不冒進(jìn)、不盲從”的布局，讓臺(tái)積電在GAAFET技術(shù)上實(shí)現(xiàn)了“穩(wěn)扎穩(wěn)打”。

第三點(diǎn)，把光刻的“難”，轉(zhuǎn)移出去。

除了上述兩項(xiàng)核心技術(shù)，臺(tái)積電還通過“光刻+刻蝕+沉積”的協(xié)同微縮，將光刻的難度轉(zhuǎn)移到刻蝕、沉積等環(huán)節(jié)。

原子層刻蝕（ALE）是一種高度可控的刻蝕技術(shù)，通過分步化學(xué)反應(yīng)逐層去除材料，每次僅刻蝕一個(gè)或幾個(gè)原子層。與傳統(tǒng)等離子刻蝕相比，ALE的關(guān)鍵區(qū)別在于其自限性（self-limiting）特性，即每一步反應(yīng)在達(dá)到預(yù)設(shè)條件后自動(dòng)停止，確保刻蝕深度精確可控。

ALE工藝通常分為兩個(gè)步驟：首先通過化學(xué)吸附在材料表面形成反應(yīng)層，隨后利用物理或化學(xué)手段選擇性去除該層。例如，在刻蝕硅時(shí)，可先用氯氣進(jìn)行表面鈍化，再通過離子轟擊去除反應(yīng)產(chǎn)物。這種分步操作使得ALE在3D結(jié)構(gòu)（如FinFET、GAA晶體管）的加工中表現(xiàn)出色，尤其適合高深寬比結(jié)構(gòu)的精密刻蝕需求。

在臺(tái)積電 2nm、1.6nm（A16）乃至 1.2nm（A12）等更先進(jìn)制程的量產(chǎn)攻堅(jiān)中，原子層刻蝕絕非輔助工藝。區(qū)別于傳統(tǒng)干法刻蝕的“粗放式”加工，ALE 以原子級(jí)精準(zhǔn)控制為核心優(yōu)勢(shì)，每次循環(huán)僅去除約 0.1–1nm 的材料厚度，完美適配臺(tái)積電 GAA 納米片晶體管架構(gòu)的嚴(yán)苛要求。同時(shí)，ALE 具備極佳的全域均勻性，可將晶圓表面粗糙度控制在 0.3nm 以內(nèi)，工藝性能較傳統(tǒng)干法刻蝕提升三倍以上。

本質(zhì)上，臺(tái)積電的策略并非“放棄光刻”，而是通過協(xié)同微縮，將自己的優(yōu)勢(shì)領(lǐng)域發(fā)揮到極致，彌補(bǔ)了不使用High-NA EUV的短板，同時(shí)避開了ASML的技術(shù)壟斷與天價(jià)成本陷阱。

要知道單臺(tái) High-NA EUV 光刻機(jī)定價(jià)高達(dá) 3.5 億歐元，折合近 4 億美元，相較現(xiàn)有量產(chǎn) EUV 機(jī)型成本實(shí)現(xiàn)翻倍。臺(tái)積電創(chuàng)始人張忠謀也曾公開評(píng)價(jià)，新一代 High-NA EUV 設(shè)備具備極高的采購(gòu)與落地成本。

據(jù)悉，臺(tái)積電已將中長(zhǎng)期毛利率目標(biāo)鎖定至 56% 以上，相較于過往 50% 的基準(zhǔn)目標(biāo)形成顯著抬升。毛利率數(shù)個(gè)百分點(diǎn)的波動(dòng)，將直接轉(zhuǎn)化為每年 50 億至 100 億美元的利潤(rùn)差額，成本端的剛性上漲會(huì)直接沖擊其盈利預(yù)期。