DRAM，首次突破10nm

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三星電子正在突破 10 納米 DRAM 的瓶頸。

三星電子已生產出全球首顆個位數納米級DRAM工作芯片。據報道，該公司計劃根據該工作芯片調整工藝條件，以迅速提高良率。

據業內人士24日透露，三星電子上月采用10a工藝生產晶圓后，在進行芯片特性檢測過程中，確認了一顆工作芯片。這是4F2單元結構和垂直溝道晶體管（VCT）工藝的首次應用成果。

DRAM 行業將 10 納米工藝的各代產品按 1x、1y、1z、1a、1b、1c 和 1d 的順序命名。10a 是 1d 之后的下一代產品，也是第一個低于 10 納米的制程節點。專家分析認為，實際電路線寬在 9.5 至 9.7 納米之間。

工作芯片是指從晶圓上切割下來的、能夠按照設計運行的芯片。在研發階段，工作芯片的出現被視為設計和工藝方向一致的標志。隨后，需要開展后續工作，例如確保良率和驗證可靠性。

三星電子計劃今年完成采用該結構的10a DRAM的研發，明年進行質量測試，并于2028年投入量產。據悉，三星電子計劃在10a、10b和10c三代產品中采用4F Square和VCT結構。從10d開始，該公司將過渡到3D DRAM。

一位業內人士表示：“據我了解，三星電子由于擔心10a工藝可能失敗，已經組建了一個獨立的團隊，利用現有方法設計下一代DRAM。然而，現在已經生產出可用的芯片，采用該技術的研發和量產將會加速推進。”

失敗風險高的原因是應用了名為 4F Square 和 VCT 的新技術。

此前，DRAM 單元的面積為 6F2。采用 10a 技術后，面積縮小至 4F2。6F2結構為矩形，每個單元的尺寸為 3F x 2F（面積 = 6F2）。4F 正方形結構為正方形，每邊長均為 2F（面積 = 4F2）。理論上，采用 4F2結構可以在相同芯片尺寸內封裝多 30% 至 50% 的單元。這在容量、速度和功耗方面都具有優勢。

挑戰在于如何在縮小的單元面積上布置柵極、溝道和電容器。為了解決這個問題，三星電子推出了VCT技術。VCT是一種將存儲電荷的電容器置于晶體管上方的結構。此前，晶體管和電容器各自占據一個單元面積。據報道，三星還將推出PUC（Periphery Under Cell，外圍單元下封裝）技術，該技術涉及將之前放置在單元周圍的各種外圍電路（例如傳感放大器、測試電路、時序控制器和穩壓器）加工到單獨的晶圓上，然后使用晶圓間混合鍵合技術將它們連接到單元上。

隨著VCT技術應用于4F Square，其核心材料也發生了變化。三星電子將溝道材料從硅改為銦鎵鋅氧化物（IGZO）。溝道是晶體管中電流流動的路徑。使用IGZO是為了抑制窄化單元中的漏電流，并確保數據保持特性。

字線材料是液態的。字線是DRAM運行期間選擇存儲單元的線路。三星電子最初的計劃是用鉬(Mo)取代現有的氮化鈦(TiN)。鉬電阻低，且沉積過程中無需輔助膜，因此在相同線寬下可以實現更寬的電流路徑。然而，鉬具有很強的腐蝕性，并且在室溫下保持固態，這需要對氣體供應設備和管道進行改造才能實現大規模生產。此外，工藝控制也較為困難。因此，最近再次提出了擴大氮化鈦使用范圍的方案。兩種方案最終采用的可能性各占一半。

一位業內人士解釋說：“VCT橫向堆疊的結構就是3D DRAM，三星電子已經有效地奠定了技術基礎。”他還補充道：“美光和中國DRAM制造商計劃跳過4F2和VCT，直接進入3D DRAM階段。”

美光計劃盡可能長時間地沿用現有設計。中國DRAM制造商無法進口極紫外（EUV）光刻設備，因此在目前情況下很難通過任何手段來縮小線寬。然而，他們認為如果DRAM像3D NAND閃存一樣實現3D化，即使使用傳統的光刻設備也能生產出先進的產品，因此正在積極研發3D DRAM。

據報道，SK海力士計劃將4F Square和VCT技術應用于10b節點，而不是10a節點。

（來源：編譯自theelec）

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