華為提出的“韜定律”到底是什么？

【文/觀察者網(wǎng) 心智觀察所】

5月25日，在上海舉行的國(guó)際電路與系統(tǒng)研討會(huì)（ISCAS 2026）這一匯聚全球頂尖半導(dǎo)體學(xué)者的學(xué)術(shù)盛會(huì)上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)表題為《半導(dǎo)體新路徑探索與實(shí)踐》的主旨演講，正式發(fā)布“韜（τ）定律”。

這是中國(guó)第一次在全球半導(dǎo)體領(lǐng)域提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則，是一整套關(guān)于芯片性能到底該怎么持續(xù)提升的全新理論框架。

但在討論“韜定律”到底說(shuō)了什么之前，有一個(gè)問(wèn)題必須回答：好好的，為什么需要一個(gè)“新”定律？

這又要回到一個(gè)所有人都知道、但很少有人真正理解的困境：摩爾定律，真的不行了嗎？

“韜定律”轉(zhuǎn)變了什么思路？

其實(shí)，問(wèn)題不在于摩爾定律本身“死了”，而在于它賴以運(yùn)行的邏輯“幾何縮微”到了物理極限。

過(guò)去半個(gè)多世紀(jì)，芯片產(chǎn)業(yè)的規(guī)則很簡(jiǎn)單：把晶體管尺寸越做越小，同等面積上堆更多器件，性能就能自動(dòng)提升、功耗就能自動(dòng)下降、成本就能自動(dòng)攤薄。這套邏輯在幾十納米節(jié)點(diǎn)上都還跑得通，但從幾十納米走到幾納米，每一步的物理難度和工程成本都在指數(shù)級(jí)膨脹。

具體來(lái)說(shuō)，當(dāng)制程逼近2納米、1納米，一個(gè)原子就是一個(gè)“臺(tái)階”。量子隧穿效應(yīng)開始搗亂，電子會(huì)在不該跑的地方“穿墻漏電”。電流越來(lái)越難控制，功耗散熱成了燙手山芋。建廠成本則越來(lái)越高，一座3nm晶圓廠動(dòng)輒200億美元起步，全球玩得起的玩家從幾十家縮到了三四家。

一邊是微縮的邊際收益急劇遞減，一邊是AI、大模型、自動(dòng)駕駛對(duì)算力呈指數(shù)級(jí)攀升的胃口。這個(gè)剪刀差，就是華為“韜定律”試圖回答的根本問(wèn)題。

何庭波的答案是：別再死盯著“尺寸”，開始盯著“時(shí)間”。

這就是“韜定律”最核心的轉(zhuǎn)變：以“時(shí)間縮微”替代“幾何縮微”。

“韜定律”的四個(gè)層級(jí)優(yōu)化

“時(shí)間縮微”聽起來(lái)有點(diǎn)抽象，但拆開來(lái)看并不復(fù)雜。在半導(dǎo)體的世界里，芯片的性能和晶體管密度，最終是由一個(gè)叫“時(shí)間常數(shù)τ”（希臘字母τ，中文發(fā)音“韜”）的東西決定的。它代表信號(hào)在芯片里從一個(gè)地方跑到另一個(gè)地方所需要的時(shí)間。信號(hào)跑得越快、路徑越短、延遲越低，單位時(shí)間內(nèi)能處理的數(shù)據(jù)就越多，芯片的晶體管密度和性能自然也越高。

過(guò)去，業(yè)界提升性能的思路是“把晶體管做得更小”，這樣走線就能更密、信號(hào)不用跑太遠(yuǎn)。華為的思路則是：在不顯著縮小晶體管尺寸的前提下，通過(guò)系統(tǒng)性地壓縮信號(hào)傳播時(shí)延，來(lái)實(shí)現(xiàn)同樣的效果。

這個(gè)思路聽起來(lái)有點(diǎn)像在上下班高峰期，不去擴(kuò)建道路（擴(kuò)寬尺寸），而是想辦法優(yōu)化紅綠燈、設(shè)置潮汐車道、加修高架和地下通道，把交通流理順了，車速自然就提上來(lái)了。

華為實(shí)現(xiàn)這個(gè)思路的核心技術(shù)，叫“邏輯折疊”。

傳統(tǒng)芯片的電路布局是二維平面上的，信號(hào)在平面上左沖右突，很多時(shí)間花在了走線上。邏輯折疊的本質(zhì)，是把電路布局從“一層樓”擴(kuò)展成“多層樓”，把原本需要長(zhǎng)距離橫向走線的關(guān)鍵路徑“折”起來(lái)，縱向疊放，從而大幅縮短信號(hào)傳播的物理距離。

而邏輯折疊只是華為多層級(jí)協(xié)同體系中的一個(gè)關(guān)鍵抓手。從華為此前公布的技術(shù)路線圖來(lái)看，“韜定律”構(gòu)建了一個(gè)貫穿器件、電路、芯片到系統(tǒng)的四層級(jí)優(yōu)化體系。

在最底層的器件層面，華為從優(yōu)化晶體管的電阻、寄生電容入手，從物理底層最大限度壓縮時(shí)間常數(shù)τ，打好地基。

在電路層面，邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，把電路從單層“折”成雙層乃至多層。

在芯片層面，華為引入“軟件、架構(gòu)、芯片”的全棧協(xié)同設(shè)計(jì)，基于實(shí)際工作負(fù)載去調(diào)配指令流和數(shù)據(jù)流，讓芯片只算必須算的東西，減少無(wú)效開銷，把端到端的執(zhí)行時(shí)間壓到最低。

在最頂層的系統(tǒng)層面，華為還定義了“靈衢總線”，重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議，實(shí)現(xiàn)“超節(jié)點(diǎn)統(tǒng)一內(nèi)存編址和原生內(nèi)存語(yǔ)義”，讓數(shù)據(jù)在不同計(jì)算單元之間來(lái)回交換時(shí)幾乎不再有“堵車”的感覺。

這四個(gè)層級(jí)不是一個(gè)一個(gè)去優(yōu)化的線性組合，而是像齒輪一樣咬合在一起。如果打個(gè)比方，傳統(tǒng)的芯片優(yōu)化路徑，就像在一條越來(lái)越窄的窄路上拼命堆砌跑車。而“韜定律”把整個(gè)路線圖拉到了更寬的維度上：器件、電路、芯片、系統(tǒng)協(xié)同演進(jìn)，信號(hào)跑得更快、算得更聰明。

“韜定律”的高端芯片目標(biāo)

“韜定律”能不能成立，最終看產(chǎn)品。

何庭波在演講中提供了一個(gè)關(guān)鍵數(shù)字：過(guò)去六年，華為基于這條路徑已成功設(shè)計(jì)并量產(chǎn)了381款芯片，覆蓋通信、計(jì)算、終端、車載等各個(gè)領(lǐng)域。這是華為“韜定律”理論能夠站住腳的重要底氣。

真正讓市場(chǎng)期待的，是今年秋天即將發(fā)布的新一代麒麟手機(jī)芯片。按何庭波的說(shuō)法，這顆芯片將完整采用邏輯折疊技術(shù)，基于全新的自由邏輯設(shè)計(jì)理念，由單層擴(kuò)展至雙層，實(shí)現(xiàn)晶體管密度和系統(tǒng)性能的大幅躍升。

何庭波的原話是：“我們?nèi)〉昧艘幌盗袃H靠先進(jìn)制程工藝難以取得的進(jìn)步。”這可能意味著華為走通了一條不同于臺(tái)積電、三星、英特爾的獨(dú)立路線。

她還透露了一個(gè)更長(zhǎng)遠(yuǎn)的目標(biāo)：到2031年，基于“韜定律”的高端芯片，晶體管密度將達(dá)到1.4納米制程的同等水平。這意味著華為將通過(guò)系統(tǒng)級(jí)的時(shí)間優(yōu)化，實(shí)現(xiàn)與1.4nm工藝同等的集成密度和計(jì)算能力。

這到底是不是一條走得通的路線？何庭波的原話是：“我們的解決方案走得通，走得遠(yuǎn)。我們新芯片的性能完全可以持續(xù)對(duì)標(biāo)另外一條路徑。”

全球半導(dǎo)體產(chǎn)業(yè)的新技術(shù)浪潮

如果“韜定律”可以被理解為從“空間”轉(zhuǎn)向“時(shí)間”的范式轉(zhuǎn)移，那么全球半導(dǎo)體產(chǎn)業(yè)的另一條主線，就是從“平面”走向“立體”。

有趣的是，這兩條線正在同一時(shí)間點(diǎn)上交匯。

以先進(jìn)封裝、Chiplet異構(gòu)集成和混合鍵合為代表的技術(shù)浪潮，正在以前所未有的速度和規(guī)模重塑芯片的性能邊界。它們與“韜定律”的核心思路異曲同工：不依賴晶體管本身的無(wú)限微縮，而是通過(guò)更聰明的集成和互連方式，推動(dòng)系統(tǒng)級(jí)性能的持續(xù)躍升。

先看先進(jìn)封裝。如果說(shuō)過(guò)去幾十年，業(yè)界討論“幾納米”就是討論芯片的一切，那么從2024到2026年，討論話題的重心正在快速向先進(jìn)封裝傾斜。根據(jù)Yole Group的數(shù)據(jù)，2025年全球先進(jìn)封裝市場(chǎng)規(guī)模約531億美元，預(yù)計(jì)到2030年有望達(dá)到794億美元，年復(fù)合增長(zhǎng)率約8.4%。更令人吃驚的是2.5D/3D封裝的增長(zhǎng)速度：2023年至2029年間，其年復(fù)合增長(zhǎng)率高達(dá)37%。

為什么漲得這么快？原因簡(jiǎn)單粗暴：AI芯片需求爆了。以臺(tái)積電CoWoS為代表的先進(jìn)封裝，把GPU核心和高帶寬內(nèi)存（HBM）緊貼在一起，信號(hào)傳輸距離從毫米級(jí)壓縮到微米級(jí)，是AI大模型時(shí)代算力爆炸的“隱形底座”。數(shù)據(jù)顯示，目前全球2.5D與3D先進(jìn)封裝產(chǎn)能仍供不應(yīng)求，部分訂單從下單到交貨甚至超過(guò)一年，供應(yīng)缺口高達(dá)約23%。全球頭部廠商正在掀起擴(kuò)產(chǎn)狂潮：臺(tái)積電計(jì)劃布局七座先進(jìn)封裝工廠，規(guī)劃到2027年將年產(chǎn)能從130萬(wàn)片提升到200萬(wàn)片，增幅約53.85%。

再看Chiplet（芯粒）。這項(xiàng)技術(shù)背后的邏輯是把一顆超大芯片拆成多個(gè)小芯粒，各自用最優(yōu)制程做出來(lái)，再通過(guò)先進(jìn)封裝“粘”在一起，有點(diǎn)像“把一塊大棋盤切成幾塊小拼圖再拼回去”。Chiplet架構(gòu)在AI芯片中已經(jīng)大面積鋪開，尤其對(duì)于國(guó)內(nèi)芯片廠商來(lái)說(shuō)，這項(xiàng)技術(shù)更具戰(zhàn)略意義：它允許部分核心模塊使用先進(jìn)制程，而非關(guān)鍵的I/O、存儲(chǔ)模塊用成熟制程，有效彌補(bǔ)了先進(jìn)制程受限的短板，實(shí)現(xiàn)了“用有限資源換系統(tǒng)級(jí)性能”。

如果說(shuō)Chiplet是“搭積木”，那混合鍵合就是決定這些積木能不能搭得穩(wěn)、搭得密的那把“膠水”。混合鍵合的突破性在于：它完全不需要焊料凸塊，直接讓銅和銅在原子層級(jí)接觸，實(shí)現(xiàn)芯片間銅-銅和氧化物-氧化物的直接鍵合。相比傳統(tǒng)熱壓鍵合，混合鍵合帶來(lái)的互連密度能提升一到兩個(gè)數(shù)量級(jí)，寄生電容極低，信號(hào)延遲和功耗都大幅下降。

這項(xiàng)技術(shù)被業(yè)界視為“后摩爾時(shí)代未來(lái)十年的必選技術(shù)路線”。從具體落地看，存儲(chǔ)巨頭們已經(jīng)集體殺入。SK海力士和三星都在為下一代HBM高帶寬內(nèi)存鋪路，預(yù)計(jì)混合鍵合將從HBM4開始引入，16層HBM的堆疊結(jié)構(gòu)正在緊鑼密鼓地驗(yàn)證中。混合鍵合設(shè)備市場(chǎng)的年復(fù)合增長(zhǎng)率預(yù)計(jì)高達(dá)69%，遠(yuǎn)超半導(dǎo)體行業(yè)的整體增速。

還有一個(gè)更前沿的方向：硅光互連與光電共封裝（CPO）。

信號(hào)傳輸?shù)谋举|(zhì)瓶頸，正在從芯片內(nèi)部向芯片之間、乃至機(jī)柜之間的互連轉(zhuǎn)移。傳統(tǒng)的銅互連在高頻率下?lián)p耗大、距離有限，越來(lái)越撐不住大規(guī)模AI集群的帶寬需求。硅光互連的核心思路是用光代替電來(lái)傳信號(hào)，速度更快、延遲更低、功耗大幅下降。

臺(tái)積電在2026年5月的技術(shù)論壇上高調(diào)披露了其“三層蛋糕”AI平臺(tái)架構(gòu)：底層是運(yùn)算層（Compute），中間是封裝集成層（CoWoS/SoIC），最頂層是“未來(lái)最重要的”光子互連層（COUPE）。COUPE技術(shù)通過(guò)3D異質(zhì)集成方式，將電子芯片與光子芯片垂直堆疊，使得組件之間距離極近，大幅降低電耦合損耗。據(jù)臺(tái)積電透露，今年已啟動(dòng)全球首款采用COUPE技術(shù)的200Gbps微環(huán)調(diào)制器的量產(chǎn)，比特誤碼率低于一億分之一。相比傳統(tǒng)銅線，COUPE可使系統(tǒng)能效提升4倍、延遲降低10倍；若與封裝平臺(tái)深度整合，能效甚至可提升到10倍，延遲降低20倍。

國(guó)金證券在最新研報(bào)中明確指出：2026年是CPO的產(chǎn)業(yè)化元年。臺(tái)積電、英偉達(dá)、博通等產(chǎn)業(yè)鏈核心玩家已經(jīng)跑步進(jìn)場(chǎng)，標(biāo)志著“光進(jìn)銅退”在AI數(shù)據(jù)中心的大規(guī)模落地正式拉開帷幕。

結(jié)語(yǔ)

往長(zhǎng)期看，華為“韜定律”與整個(gè)產(chǎn)業(yè)技術(shù)演進(jìn)的方向是高度一致的。不論叫“時(shí)間縮微”還是叫“先進(jìn)封裝”，背后的本質(zhì)都是一個(gè)根本性的共識(shí)判斷：芯片性能的提升，不能再只依賴“把晶體管做小”。

真正的競(jìng)爭(zhēng)正在轉(zhuǎn)移到一組新的維度上：互連密度、信號(hào)延遲、系統(tǒng)協(xié)同、垂直堆疊、光互連。這些維度的組合效應(yīng)，遠(yuǎn)比單純縮小一個(gè)節(jié)點(diǎn)要復(fù)雜、也要廣闊得多。用華為自己的話說(shuō)，2026年到2035年，隨著大量探索性技術(shù)的逐步產(chǎn)品化，晶體管的密度將持續(xù)提升，工作頻率將持續(xù)增長(zhǎng)，高性能芯片源源不斷。

何庭波在演講的結(jié)尾，說(shuō)了一句意味深長(zhǎng)的話：“未來(lái)一定屬于開放合作。在半導(dǎo)體演進(jìn)的路徑上，沒(méi)有一家企業(yè)可以獨(dú)自完成所有答案。在‘韜定律’的路徑下，我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。”

芯片產(chǎn)業(yè)鏈太長(zhǎng)、太復(fù)雜，沒(méi)有一個(gè)國(guó)家、一家公司能包攬全鏈條。包括光刻機(jī)在內(nèi)的半導(dǎo)體設(shè)備、封裝基板的材料、EDA工具、CPO的標(biāo)準(zhǔn)體系……每一環(huán)都需要全球協(xié)作。華為提出“韜定律”，是在半導(dǎo)體行業(yè)尋找全新增長(zhǎng)曲線的關(guān)鍵時(shí)刻，為世界提供一種兼容、開放、可供選擇的中國(guó)方案。

本文系觀察者網(wǎng)獨(dú)家稿件，文章內(nèi)容純屬作者個(gè)人觀點(diǎn)，不代表平臺(tái)觀點(diǎn)，未經(jīng)授權(quán)，不得轉(zhuǎn)載，否則將追究法律責(zé)任。關(guān)注觀察者網(wǎng)微信guanchacn，每日閱讀趣味文章。