上海
5月25日，2026國際電路與系統研討會在上海舉行，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”。
這是中國在全球半導體領域首次提出指導產業發展的新原則。基于該定律，華為過去六年已成功設計并量產了381款芯片。今年秋季，華為將發布新的麒麟手機芯片，完整采用邏輯折疊技術，大幅提升相關性能。
“韜定律”提出以“時間縮微”替代“幾何縮微”，以系統性降低時間常數（韜τ）為目標，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，實現半導體與電子系統的持續演進。
華為何庭波發表題為“半導體新路徑探索與實踐”的主旨演講華為
近年來，摩爾定律面臨物理極限和經濟效益雙重挑戰。隨著晶體管“幾何縮微”放緩，成本紅利逐漸消退，如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。韜(τ)定律正是解決該難題的有效路徑。
華為創新性地提出了“邏輯折疊(LogicFolding)”等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。該體系以系統性降低時間常數τ為目標，旨在驅動各層級性能、能效、晶體管密度的持續提升：
·器件層面：通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；
·電路層面：通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；
·芯片層面：通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間；
·系統層面：定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。
在此次主旨演講中，何庭波詳細講解了華為如何把韜(τ)定律應用到智能手機和AI計算領域的實踐。預計到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。
針對半導體行業未來的發展，何庭波表示：“未來一定屬于開放合作。在‘韜定律’的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”
特別聲明：以上內容(如有圖片或視頻亦包括在內)為自媒體平臺“網易號”用戶上傳并發布，本平臺僅提供信息存儲服務。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
